NameAcosta Jiménez, Antonio José
DepartmentElectrónica y Electromagnetismo
Knowledge areaElectrónica
Professional categoryCatedrático de Universidad
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Design and evaluation of countermeasures against fault injection attacks and power side-channel leakage exploration for AES block cipherDesign and evaluation of countermeasures against fault injection attacks and power side-channel leakage exploration for AES block cipher

Potestad Ordóñez, Francisco Eugenio; Potestad Ordóñez, Francisco Eugenio; Tena Sánchez, Erica; Tena Sánchez, Erica; Acosta Jiménez, Antonio José; Acosta Jiménez, Antonio José; Jiménez Fernández, Carlos Jesús; Jiménez Fernández, Carlos Jesús; Chaves, Ricardo; Chaves, Ricardo (IEEE, 2022-06-01)
Differential Fault Analysis (DFA) and Power Analysis (PA) attacks, have become the main methods for exploiting the ...
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Hardware Countermeasures Benchmarking Against Fault AttacksHardware Countermeasures Benchmarking Against Fault Attacks

Potestad Ordóñez, Francisco Eugenio; Potestad Ordóñez, Francisco Eugenio; Tena Sánchez, Erica; Tena Sánchez, Erica; Acosta Jiménez, Antonio José; Acosta Jiménez, Antonio José; Jiménez Fernández, Carlos Jesús; Jiménez Fernández, Carlos Jesús; Chaves, Ricardo; Chaves, Ricardo (MDPI, 2022-02-01)
The development of differential fault analysis (DFA) techniques and mechanisms to inject faults into cryptographic circuits ...
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Gate-Level Hardware Countermeasure Comparison against Power Analysis AttacksGate-Level Hardware Countermeasure Comparison against Power Analysis Attacks

Tena Sánchez, Erica; Tena Sánchez, Erica; Potestad Ordóñez, Francisco Eugenio; Potestad Ordóñez, Francisco Eugenio; Jiménez Fernández, Carlos Jesús; Jiménez Fernández, Carlos Jesús; Acosta Jiménez, Antonio José; Acosta Jiménez, Antonio José; Chaves, Ricardo; Chaves, Ricardo (MDPI, 2022-02-01)
The fast settlement of privacy and secure operations in the Internet of Things (IoT) is appealing in the selection of ...
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Design and security evaluation of secure cryptoharware (FPGA and ASIC) against hackers exploiting side-channel informationDesign and security evaluation of secure cryptoharware (FPGA and ASIC) against hackers exploiting side-channel information

Tena Sánchez, Erica; Tena Sánchez, Erica; Potestad Ordóñez, Francisco Eugenio; Potestad Ordóñez, Francisco Eugenio; Parra Fernández, María del Pilar; Parra Fernández, María del Pilar; Baena Oliva, María del Carmen; Baena Oliva, María del Carmen; Valencia Barrero, Manuel; Valencia Barrero, Manuel; Jiménez Fernández, Carlos Jesús; Jiménez Fernández, Carlos Jesús; Acosta Jiménez, Antonio José; Acosta Jiménez, Antonio José (3ciencias, 2022-02-01)
Tradicionalmente, la seguridad en los dispositivos criptográficos estaba ligada exclusivamente a la fortaleza del algoritmo. ...
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Metodología de diseño para la detección de fallos en cifradores de bloques basada en códigos de HammingMetodología de diseño para la detección de fallos en cifradores de bloques basada en códigos de Hamming

Potestad Ordóñez, Francisco Eugenio; Potestad Ordóñez, Francisco Eugenio; Tena Sánchez, Erica; Tena Sánchez, Erica; Parra Fernández, María del Pilar; Parra Fernández, María del Pilar; Baena Oliva, María del Carmen; Baena Oliva, María del Carmen; Acosta Jiménez, Antonio José; Acosta Jiménez, Antonio José; Valencia Barrero, Manuel; Valencia Barrero, Manuel; Jiménez Fernández, Carlos Jesús; Jiménez Fernández, Carlos Jesús (3ciencias, 2022-02-01)
La inserción de fallos y en concreto los análisis diferenciales de fallos (Differential Fault Analysis – DFA) se han ...
Final Degree Project
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Evaluation of PUF and QKD integration techniques as root of trust in communication systemsEvaluation of PUF and QKD integration techniques as root of trust in communication systems

Martínez Rodríguez, Macarena Cristina; Martínez Rodríguez, Macarena Cristina; Acosta Jiménez, Antonio José; Acosta Jiménez, Antonio José; López Ríos, Blanca A.; López Ríos, Blanca A. (2022-01-01)
Quantum Cryptography could be the next key technology in terms of secure communication, but, as with every new technology, ...
Final Degree Project
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Desarrollo de setup experimental y control automático de instrumentos para optimizar ataques de canal lateralDesarrollo de setup experimental y control automático de instrumentos para optimizar ataques de canal lateral

Acosta Jiménez, Antonio José; Acosta Jiménez, Antonio José; Tena Sánchez, Erica; Tena Sánchez, Erica; Casado Galán, Alejandro; Casado Galán, Alejandro (2022-01-01)
Un ataque de canal lateral explota un observable físico proveniente de un dispositivo criptográfico con el fin de extraer ...
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Automated experimental setup for EM cartography to enhance EM attacksAutomated experimental setup for EM cartography to enhance EM attacks

Tena Sánchez, Erica; Tena Sánchez, Erica; Casado Galán, Alejandro; Casado Galán, Alejandro; Zúñiga González, Virginia; Zúñiga González, Virginia; Potestad Ordóñez, Francisco Eugenio; Potestad Ordóñez, Francisco Eugenio; Acosta Jiménez, Antonio José; Acosta Jiménez, Antonio José (2022-01-01)
Side-channel attacks are a real threat, exploiting and revealing the secret data stored in our electronic devices ...
Master's Final Project
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Establecimiento y medida de figuras de seguridad criptográfica en función de la potenciaEstablecimiento y medida de figuras de seguridad criptográfica en función de la potencia

Acosta Jiménez, Antonio José; Acosta Jiménez, Antonio José; Tena Sánchez, Erica; Tena Sánchez, Erica; Bonilla Zapata, Dorlin; Bonilla Zapata, Dorlin (2021-01-01)
Los ataques de canal lateral se utlizan para revelar datos secretos de dispositvos criptográfcos mediante la extracción ...
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Gate-Level Design Methodology for Side-Channel Resistant Logic Styles Using TFETsGate-Level Design Methodology for Side-Channel Resistant Logic Styles Using TFETs

Delgado Lozano, Ignacio María; Delgado Lozano, Ignacio María; Tena Sánchez, Erica; Tena Sánchez, Erica; Núñez Martínez, Juan; Núñez Martínez, Juan; Acosta Jiménez, Antonio José; Acosta Jiménez, Antonio José (IEEE, 2021-01-01)
The design of secure circuits in emerging technologies is an appealing area that requires new efforts and attention as an ...
Master's Final Project
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Análisis de técnicas de routing diferencial en CriptoASICs: Adecuación del proceso previo de Place & RouteAnálisis de técnicas de routing diferencial en CriptoASICs: Adecuación del proceso previo de Place & Route

Acosta Jiménez, Antonio José; Acosta Jiménez, Antonio José; Tena Sánchez, Erica; Tena Sánchez, Erica; Guijarro Córdoba, Adrián; Guijarro Córdoba, Adrián (2020-01-01)
Final Degree Project
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Cifrado y descifrado de imágenes con Matlab para almacenamiento seguroCifrado y descifrado de imágenes con Matlab para almacenamiento seguro

Brox Jiménez, Piedad; Brox Jiménez, Piedad; Acosta Jiménez, Antonio José; Acosta Jiménez, Antonio José; Espejo Vázquez, José María; Espejo Vázquez, José María (2020-01-01)
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Hamming-code based fault detection design methodology for block ciphersHamming-code based fault detection design methodology for block ciphers

Potestad Ordóñez, Francisco Eugenio; Potestad Ordóñez, Francisco Eugenio; Tena Sánchez, Erica; Tena Sánchez, Erica; Chaves, Ricardo; Chaves, Ricardo; Valencia Barrero, Manuel; Valencia Barrero, Manuel; Acosta Jiménez, Antonio José; Acosta Jiménez, Antonio José; Jiménez Fernández, Carlos Jesús; Jiménez Fernández, Carlos Jesús (IEEE Computer Society, 2020-01-01)
Fault injection, in particular Differential Fault Analysis (DFA), has become one of the main methods for exploiting ...
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Projection of Dual-Rail DPA Countermeasures in Future FinFET and Emerging TFET TechnologiesProjection of Dual-Rail DPA Countermeasures in Future FinFET and Emerging TFET Technologies

Delgado Lozano, Ignacio María; Delgado Lozano, Ignacio María; Tena Sánchez, Erica; Tena Sánchez, Erica; Núñez Martínez, Juan; Núñez Martínez, Juan; Acosta Jiménez, Antonio José; Acosta Jiménez, Antonio José (Association for Computing Machinery (ACM), 2020-01-01)
The design of near future cryptocircuits will require greater performance characteristics in order to be implemented in ...
PhD Thesis
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Diseño y caracterización de criptocircuitos seguros y resistentes a ataques físicos.Diseño y caracterización de criptocircuitos seguros y resistentes a ataques físicos.

Acosta Jiménez, Antonio José; Acosta Jiménez, Antonio José; Tena Sánchez, Erica; Tena Sánchez, Erica (2019-03-11)
A diario personas de todo el mundo hacen uso de dispositivos electrónicos en los que almacenan o con los que intercambian ...
Final Degree Project
Final Degree Project
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Sistemas electrónicos para la asistencia, ayuda y recreación de personas con DiscapacidadSistemas electrónicos para la asistencia, ayuda y recreación de personas con Discapacidad

Acosta Jiménez, Antonio José; Acosta Jiménez, Antonio José; Huertas Sánchez, Gloria; Huertas Sánchez, Gloria; Jiménez Revuelta, José Carlos; Jiménez Revuelta, José Carlos (2018-01-01)
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Power and energy issues on lightweight cryptographyPower and energy issues on lightweight cryptography

Acosta Jiménez, Antonio José; Acosta Jiménez, Antonio José; Tena Sánchez, Erica; Tena Sánchez, Erica; Jiménez Fernández, Carlos Jesús; Jiménez Fernández, Carlos Jesús; Mora, José M.; Mora, José M. (American Scientific Publishers, 2017-01-01)
Portable devices such as smartphones, smart cards and other embedded devices require encryption technology to guarantee ...
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Embedded electronic circuits for cryptography, hardware security and true random number generation: an overviewEmbedded electronic circuits for cryptography, hardware security and true random number generation: an overview

Acosta Jiménez, Antonio José; Acosta Jiménez, Antonio José; Addabbo, Tommaso; Addabbo, Tommaso; Tena Sánchez, Erica; Tena Sánchez, Erica (Wiley-Blackwell, 2017-01-01)
We provide an overview of selected crypto-hardware devices, with a special reference to the lightweight electronic ...
Final Degree Project
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Diseño microelectrónico de circuitos criptográficos de altas prestaciones y evaluación de su seguridadDiseño microelectrónico de circuitos criptográficos de altas prestaciones y evaluación de su seguridad

Acosta Jiménez, Antonio José; Acosta Jiménez, Antonio José; Tena Sánchez, Erica; Tena Sánchez, Erica; Delgado Lozano, Ignacio María; Delgado Lozano, Ignacio María (2017-01-01)
Final Degree Project
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Procesado de señales eléctricas para la optimización de ataques laterales en circuitos criptográficosProcesado de señales eléctricas para la optimización de ataques laterales en circuitos criptográficos

Acosta Jiménez, Antonio José; Acosta Jiménez, Antonio José; Tena Sánchez, Erica; Tena Sánchez, Erica; Domínguez Begines, José Manuel; Domínguez Begines, José Manuel (2016-01-01)
Existen diversas formas de romper la seguridad de un sistema criptográfico. Una de ellas son los ataques de canal lateral ...
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Low-power differential logic gates for dpa resistant circuitsLow-power differential logic gates for dpa resistant circuits

Tena Sánchez, Erica; Tena Sánchez, Erica; Castro, Javier; Castro, Javier; Acosta Jiménez, Antonio José; Acosta Jiménez, Antonio José (Institute of Electrical and Electronics Engineers, 2014-01-01)
Information leakaged by cryptosistems can be used by third parties to reveal critical information using Side Channel Attacks ...
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A Programmable and Configurable ASIC to Generate Piecewise-Affine Functions Defined Over General PartitionsA Programmable and Configurable ASIC to Generate Piecewise-Affine Functions Defined Over General Partitions

Brox Jiménez, Piedad; Brox Jiménez, Piedad; Castro Ramírez, Javier; Castro Ramírez, Javier; Martínez Rodríguez, Macarena Cristina; Martínez Rodríguez, Macarena Cristina; Tena Sánchez, Erica; Tena Sánchez, Erica; Jiménez Fernández, Carlos Jesús; Jiménez Fernández, Carlos Jesús; Baturone Castillo, María Iluminada; Baturone Castillo, María Iluminada; Acosta Jiménez, Antonio José; Acosta Jiménez, Antonio José (IEEE Computer Society, 2013-01-01)
This paper presents a programmable and configurable architecture and its inclusion in an Application Specific Integrated ...
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ASIC-in-the-loop methodology for verification of piecewise affine controllersASIC-in-the-loop methodology for verification of piecewise affine controllers

Martínez Rodríguez, Macarena Cristina; Martínez Rodríguez, Macarena Cristina; Brox Jiménez, Piedad; Brox Jiménez, Piedad; Castro, Javier; Castro, Javier; Tena Sánchez, Erica; Tena Sánchez, Erica; Acosta Jiménez, Antonio José; Acosta Jiménez, Antonio José; Baturone Castillo, María Iluminada; Baturone Castillo, María Iluminada (Institute of Electrical and Electronics Engineers, 2012-01-01)
This paper exposes a hardware-in-the-loop metho- dology to verify the performance of a programmable and confi- gurable ...
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An Event-Driven Multi-Kernel Convolution Processor Module for Event-Driven Vision SensorsAn Event-Driven Multi-Kernel Convolution Processor Module for Event-Driven Vision Sensors

Camuñas Mesa, Luis Alejandro; Camuñas Mesa, Luis Alejandro; Zamarreño Ramos, Carlos; Zamarreño Ramos, Carlos; Linares Barranco, Alejandro; Linares Barranco, Alejandro; Acosta Jiménez, Antonio José; Acosta Jiménez, Antonio José; Serrano Gotarredona, María Teresa; Serrano Gotarredona, María Teresa; Linares Barranco, Bernabé; Linares Barranco, Bernabé (IEEE Computer Society, 2012-01-01)
Event-Driven vision sensing is a new way of sensing visual reality in a frame-free manner. This is, the vision sensor (camera) ...
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A 32 x 32 Pixel Convolution Processor Chip for Address Event Vision Sensors With 155 ns Event Latency and 20 Meps ThroughputA 32 x 32 Pixel Convolution Processor Chip for Address Event Vision Sensors With 155 ns Event Latency and 20 Meps Throughput

Camuñas Mesa, Luis Alejandro; Camuñas Mesa, Luis Alejandro; Acosta Jiménez, Antonio José; Acosta Jiménez, Antonio José; Zamarreño Ramos, Carlos; Zamarreño Ramos, Carlos; Serrano Gotarredona, María Teresa; Serrano Gotarredona, María Teresa; Linares Barranco, Bernabé; Linares Barranco, Bernabé (IEEE Computer Society, 2011-01-01)
This paper describes a convolution chip for event-driven vision sensing and processing systems. As opposed to conventional ...
PhD Thesis
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Microchips convolucionadores AER para procesado asíncrono neocortical de información sensorial visual codificada en eventosMicrochips convolucionadores AER para procesado asíncrono neocortical de información sensorial visual codificada en eventos

Acosta Jiménez, Antonio José; Acosta Jiménez, Antonio José; Linares Barranco, Bernabé; Linares Barranco, Bernabé; Serrano Gotarredona, María Teresa; Serrano Gotarredona, María Teresa; Camuñas Mesa, Luis Alejandro; Camuñas Mesa, Luis Alejandro (2010-05-21)
En este trabajo, se presentan dos versiones diferentes de microchips convolucionadores completamente digitales basados en ...
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Using physical unclonable functions for hardware authentication: a surveyUsing physical unclonable functions for hardware authentication: a survey

Eiroa, Susana; Eiroa, Susana; Baturone Castillo, María Iluminada; Baturone Castillo, María Iluminada; Acosta Jiménez, Antonio José; Acosta Jiménez, Antonio José; Dávila, Jorge; Dávila, Jorge (2010-01-01)
Physical unclonable functions (PUFs) are drawing a crescent interest in hardware oriented security due to their special ...
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CAVIAR: A 45k neuron, 5M synapse, 12G connects/s AER hardware sensory-processing-learning-actuating system for high-speed visual object recognition and trackingCAVIAR: A 45k neuron, 5M synapse, 12G connects/s AER hardware sensory-processing-learning-actuating system for high-speed visual object recognition and tracking

Serrano Gotarredona, Rafael; Serrano Gotarredona, Rafael; Oster, Matthias; Oster, Matthias; Lichtsteiner, Patrick; Lichtsteiner, Patrick; Linares Barranco, Alejandro; Linares Barranco, Alejandro; Paz Vicente, Rafael; Paz Vicente, Rafael; Gómez Rodríguez, Francisco de Asís; Gómez Rodríguez, Francisco de Asís; Camuñas Mesa, Luis Alejandro; Camuñas Mesa, Luis Alejandro; Berner, Raphael; Berner, Raphael; Rivas Pérez, Manuel; Rivas Pérez, Manuel; Jiménez Moreno, Gabriel; Jiménez Moreno, Gabriel; Civit Balcells, Antón; Civit Balcells, Antón; Serrano Gotarredona, María Teresa; Serrano Gotarredona, María Teresa; Acosta Jiménez, Antonio José; Acosta Jiménez, Antonio José; Linares Barranco, Bernabé; Linares Barranco, Bernabé (Institute of Electrical and Electronics Engineers, 2009-01-01)
This paper describes CAVIAR, a massively parallel hardware implementation of a spike-based sensing-processing-learning-actuating ...
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Fully Digital AER Convolution Chip for Vision ProcessingFully Digital AER Convolution Chip for Vision Processing

Camuñas Mesa, Luis Alejandro; Camuñas Mesa, Luis Alejandro; Acosta Jiménez, Antonio José; Acosta Jiménez, Antonio José; Serrano Gotarredona, María Teresa; Serrano Gotarredona, María Teresa; Linares Barranco, Bernabé; Linares Barranco, Bernabé (IEEE Computer Society, 2008-01-01)
We present a neuromorphic fully digital convolution microchip for Address Event Representation (AER) spike-based processing ...
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La simulación eléctrica en el trabajo académicamente dirigido como vehículo docente para la enseñanza de la electrónicaLa simulación eléctrica en el trabajo académicamente dirigido como vehículo docente para la enseñanza de la electrónica

Acosta Jiménez, Antonio José; Acosta Jiménez, Antonio José; Río Fernández, Rocío del; Río Fernández, Rocío del; Rodríguez Vázquez, Ángel Benito; Rodríguez Vázquez, Ángel Benito (2008-01-01)
La Electrónica es una disciplina versátil en cuanto a las metodologías y técnicas docentes que pueden emplearse. Frente a ...
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On Real-Time AER 2-D Convolutions Hardware for Neuromorphic Spike-Based Cortical ProcessingOn Real-Time AER 2-D Convolutions Hardware for Neuromorphic Spike-Based Cortical Processing

Serrano Gotarredona, Rafael; Serrano Gotarredona, Rafael; Serrano Gotarredona, María Teresa; Serrano Gotarredona, María Teresa; Acosta Jiménez, Antonio José; Acosta Jiménez, Antonio José; Serrano Gotarredona, Clara; Serrano Gotarredona, Clara; Pérez Carrasco, José Antonio; Pérez Carrasco, José Antonio; Linares Barranco, Bernabé; Linares Barranco, Bernabé; Linares Barranco, Alejandro; Linares Barranco, Alejandro; Jiménez Moreno, Gabriel; Jiménez Moreno, Gabriel; Civit Balcells, Antón; Civit Balcells, Antón (IEEE Computer Society, 2008-01-01)
In this paper, a chip that performs real-time image convolutions with programmable kernels of arbitrary shape is presented. The ...
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A 2.5MHz bandpass active complex filter With 2.4MHz bandwidth for wireless communicationsA 2.5MHz bandpass active complex filter With 2.4MHz bandwidth for wireless communications

Villegas Calvo, José Alberto; Villegas Calvo, José Alberto; Fiorelli Martegani, Rafaella Bianca; Fiorelli Martegani, Rafaella Bianca; Ginés Arteaga, Antonio José; Ginés Arteaga, Antonio José; Doldan Lorenzo, Ricardo; Doldan Lorenzo, Ricardo; Jalón, Maria Ángeles; Jalón, Maria Ángeles; Acosta Jiménez, Antonio José; Acosta Jiménez, Antonio José; Peralías Macías, Eduardo; Peralías Macías, Eduardo; Vázquez García de la Vega, Diego; Vázquez García de la Vega, Diego (2008-01-01)
This paper presents a fully differential 8thorder transconductor-based active complex filter with 2.4MHz bandwidth and ...
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Asymmetric clock driver for improved power and noise performancesAsymmetric clock driver for improved power and noise performances

Castro, Javier; Castro, Javier; Parra Fernández, María del Pilar; Parra Fernández, María del Pilar; Valencia Barrero, Manuel; Valencia Barrero, Manuel; Acosta Jiménez, Antonio José; Acosta Jiménez, Antonio José (IEEE Computer Society, 2007-01-01)
One of the most important sources of switching noise and power consumption in large VLSI circuits is the clock generation ...
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Spike Events Processing for Vision SystemsSpike Events Processing for Vision Systems

Serrano Gotarredona, Rafael; Serrano Gotarredona, Rafael; Serrano Gotarredona, María Teresa; Serrano Gotarredona, María Teresa; Acosta Jiménez, Antonio José; Acosta Jiménez, Antonio José; Linares Barranco, Alejandro; Linares Barranco, Alejandro; Jiménez Moreno, Gabriel; Jiménez Moreno, Gabriel; Civit Balcells, Antón; Civit Balcells, Antón; Linares Barranco, Bernabé; Linares Barranco, Bernabé (IEEE Computer Society, 2007-01-01)
In this paper we briefly summarize the fundamental properties of spike events processing applied to artificial vision ...
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Effects of buffer insertion on the average/peak power ratio in CMOS VLSI digital circuitsEffects of buffer insertion on the average/peak power ratio in CMOS VLSI digital circuits

Acosta Jiménez, Antonio José; Acosta Jiménez, Antonio José; Mora Gutiérrez, José Miguel; Mora Gutiérrez, José Miguel; Castro, Javier; Castro, Javier; Parra Fernández, María del Pilar; Parra Fernández, María del Pilar (Society of Photo-optical Instrumentation Engineers, 2007-01-01)
The buffer insertion has been a mechanism widely used to increase the performances of advanced VLSI digital circuits and ...
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High-speed image processing with AER-based componentsHigh-speed image processing with AER-based components

Serrano Gotarredona, Rafael; Serrano Gotarredona, Rafael; Linares Barranco, Bernabé; Linares Barranco, Bernabé; Serrano Gotarredona, María Teresa; Serrano Gotarredona, María Teresa; Acosta Jiménez, Antonio José; Acosta Jiménez, Antonio José; Linares Barranco, Alejandro; Linares Barranco, Alejandro; Paz Vicente, Rafael; Paz Vicente, Rafael; Gómez Rodríguez, Francisco de Asís; Gómez Rodríguez, Francisco de Asís; Jiménez Moreno, Gabriel; Jiménez Moreno, Gabriel; Civit Balcells, Antón; Civit Balcells, Antón (IEEE Computer Society, 2006-01-01)
A high speed sample image processing application using AER-based components is presented. The setup objective is to ...
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A neuromorphic cortical-layer microchip for spike-based event processing vision systemsA neuromorphic cortical-layer microchip for spike-based event processing vision systems

Serrano Gotarredona, Rafael; Serrano Gotarredona, Rafael; Serrano Gotarredona, María Teresa; Serrano Gotarredona, María Teresa; Acosta Jiménez, Antonio José; Acosta Jiménez, Antonio José; Linares Barranco, Bernabé; Linares Barranco, Bernabé (Institute of Electrical and Electronics Engineers, 2006-01-01)
We present a neuromorphic cortical-layer processing microchip for address event representation (AER) spike-based processing ...
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AER Building Blocks for Multi-Layer Multi-Chip Neuromorphic Vision SystemsAER Building Blocks for Multi-Layer Multi-Chip Neuromorphic Vision Systems

Serrano Gotarredona, Rafael; Serrano Gotarredona, Rafael; Oster, M.; Oster, M.; Lichtsteiner, P.; Lichtsteiner, P.; Linares Barranco, Alejandro; Linares Barranco, Alejandro; Paz Vicente, Rafael; Paz Vicente, Rafael; Gómez Rodríguez, Francisco de Asís; Gómez Rodríguez, Francisco de Asís; Kolle Riis, H.; Kolle Riis, H.; Delbrück, Tobi; Delbrück, Tobi; Liu, Shih-Chii; Liu, Shih-Chii; Zahnd, S.; Zahnd, S.; Whatley, A.M.; Whatley, A.M.; Douglas, R.; Douglas, R.; Häfliger, P.; Häfliger, P.; Jiménez Moreno, Gabriel; Jiménez Moreno, Gabriel; Civit Balcells, Antón; Civit Balcells, Antón; Serrano Gotarredona, María Teresa; Serrano Gotarredona, María Teresa; Acosta Jiménez, Antonio José; Acosta Jiménez, Antonio José; Linares Barranco, Bernabé; Linares Barranco, Bernabé (Neural Information Processing Systems Foundation, 2005-01-01)
A 5-layer neuromorphic vision processor whose components communicate spike events asychronously using the ...
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A mixed-signal integrated circuit for FM-DCSK modulationA mixed-signal integrated circuit for FM-DCSK modulation

Delgado Restituto, Manuel; Delgado Restituto, Manuel; Acosta Jiménez, Antonio José; Acosta Jiménez, Antonio José; Rodríguez Vázquez, Ángel Benito; Rodríguez Vázquez, Ángel Benito (Institute of Electrical and Electronics Engineers, 2005-01-01)
This paper presents a mixed-signal application-specific integrated circuit (ASIC) for a frequency-modulated differential ...
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Selective Clock-Gating for Low Power/Low Noise Synchronous CountersSelective Clock-Gating for Low Power/Low Noise Synchronous Counters

Parra Fernández, María del Pilar; Parra Fernández, María del Pilar; Acosta Jiménez, Antonio José; Acosta Jiménez, Antonio José; Valencia Barrero, Manuel; Valencia Barrero, Manuel (Springer, 2002-01-01)
The objective of this paper is to explore the applicability of clock gating techniques to binary counters in order to ...
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HALOTIS: high accuracy LOgic TIming simulator with inertial and degradation delay modelHALOTIS: high accuracy LOgic TIming simulator with inertial and degradation delay model

Ruiz de Clavijo Vázquez, Paulino; Ruiz de Clavijo Vázquez, Paulino; Juan Chico, Jorge; Juan Chico, Jorge; Bellido Díaz, Manuel Jesús; Bellido Díaz, Manuel Jesús; Acosta Jiménez, Antonio José; Acosta Jiménez, Antonio José; Valencia Barrero, Manuel; Valencia Barrero, Manuel (IEEE Computer Society, 2001-01-01)
This communication presents HALOTIS, a novel high accuracy logic timing simulation tool, that incorporates a new simulation ...
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Gate-Level Simulation of CMOS Circuits Using the IDDM ModelGate-Level Simulation of CMOS Circuits Using the IDDM Model

Bellido Díaz, Manuel Jesús; Bellido Díaz, Manuel Jesús; Juan Chico, Jorge; Juan Chico, Jorge; Ruiz de Clavijo Vázquez, Paulino; Ruiz de Clavijo Vázquez, Paulino; Acosta Jiménez, Antonio José; Acosta Jiménez, Antonio José; Valencia Barrero, Manuel; Valencia Barrero, Manuel (IEEE Computer Society, 2001-01-01)
Timing verification of digital CMOS circuits is a key point in the design process. In this contribution we present the ...
PhD Thesis
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Una aportación al diseño de circuitos integrados CMOS autotemporizadosUna aportación al diseño de circuitos integrados CMOS autotemporizados

Acosta Jiménez, Antonio José; Acosta Jiménez, Antonio José; Jiménez Naharro, Raúl; Jiménez Naharro, Raúl (2000-07-10)
El auge que muestra el campo de los circuitos asíncronos en los últimos años es notorio. Por un lado cada vez se está ...
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Inertial and Degradation Delay Model for CMOS Logic GatesInertial and Degradation Delay Model for CMOS Logic Gates

Juan Chico, Jorge; Juan Chico, Jorge; Ruiz de Clavijo Vázquez, Paulino; Ruiz de Clavijo Vázquez, Paulino; Bellido Díaz, Manuel Jesús; Bellido Díaz, Manuel Jesús; Acosta Jiménez, Antonio José; Acosta Jiménez, Antonio José; Valencia Barrero, Manuel; Valencia Barrero, Manuel (IEEE Computer Society, 2000-01-01)
The authors present the Inertial and Degradation Delay Model (IDDM) for CMOS digital simulation. The model combines the ...
Chapter of Book
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Degradation Delay Model Extension to CMOS GatesDegradation Delay Model Extension to CMOS Gates

Juan Chico, Jorge; Juan Chico, Jorge; Bellido Díaz, Manuel Jesús; Bellido Díaz, Manuel Jesús; Ruiz de Clavijo Vázquez, Paulino; Ruiz de Clavijo Vázquez, Paulino; Acosta Jiménez, Antonio José; Acosta Jiménez, Antonio José; Valencia Barrero, Manuel; Valencia Barrero, Manuel (Springer, 2000-01-01)
This contribution extends the Degradation Delay Model (DDM), previously developed for CMOS inverters, to simple logic ...
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Concepción de un microprocesador: de la especificación a la realizaciónConcepción de un microprocesador: de la especificación a la realización

Bellido Díaz, Manuel Jesús; Bellido Díaz, Manuel Jesús; Juan Chico, Jorge; Juan Chico, Jorge; Ruiz de Clavijo Vázquez, Paulino; Ruiz de Clavijo Vázquez, Paulino; Acosta Jiménez, Antonio José; Acosta Jiménez, Antonio José (Universidad Politécnica de Madrid, 2000-01-01)
Chapter of Book
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Influence of Clocking Strategies on the Design of Low Switching-Noise Digital and Mixed-Signal VLSI CircuitsInfluence of Clocking Strategies on the Design of Low Switching-Noise Digital and Mixed-Signal VLSI Circuits

Acosta Jiménez, Antonio José; Acosta Jiménez, Antonio José; Jiménez, R.; Jiménez, R.; Juan Chico, Jorge; Juan Chico, Jorge; Bellido Díaz, Manuel Jesús; Bellido Díaz, Manuel Jesús; Valencia Barrero, Manuel; Valencia Barrero, Manuel (Springer, 2000-01-01)
This communication shows the influence of clocking schemes on the digital switching noise generation. It will be shown how ...
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Un entorno informático de ayuda a la docencia de sistemas de comunicación optoelectrónicosUn entorno informático de ayuda a la docencia de sistemas de comunicación optoelectrónicos

Verd, J.; Verd, J.; Bellido Díaz, Manuel Jesús; Bellido Díaz, Manuel Jesús; Acosta Jiménez, Antonio José; Acosta Jiménez, Antonio José (Universidad Politécnica de Madrid, 2000-01-01)
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Delay degradation effect in submicronic CMOS invertersDelay degradation effect in submicronic CMOS inverters

Juan Chico, Jorge; Juan Chico, Jorge; Bellido Díaz, Manuel Jesús; Bellido Díaz, Manuel Jesús; Acosta Jiménez, Antonio José; Acosta Jiménez, Antonio José; Barriga Barros, Ángel; Barriga Barros, Ángel; Valencia Barrero, Manuel; Valencia Barrero, Manuel (Université Catholique de Louvain, 1997-01-01)
This communication presents the evidence of a degradation effect causing important reductions in the delay of a CMOS ...
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Analysis of Metastable Operation in a CMOS Dynamic D-LatchAnalysis of Metastable Operation in a CMOS Dynamic D-Latch

Juan Chico, Jorge; Juan Chico, Jorge; Bellido Díaz, Manuel Jesús; Bellido Díaz, Manuel Jesús; Acosta Jiménez, Antonio José; Acosta Jiménez, Antonio José; Valencia Barrero, Manuel; Valencia Barrero, Manuel; Huertas Díaz, José Luis; Huertas Díaz, José Luis (Springer, 1997-01-01)
Nowadays, metastability is becoming a serious problem in high-performance VLSI design, mainly due to the relatively-high ...
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New CMOS VLSI Linear Self-Timed ArchitecturesNew CMOS VLSI Linear Self-Timed Architectures

Acosta Jiménez, Antonio José; Acosta Jiménez, Antonio José; Bellido Díaz, Manuel Jesús; Bellido Díaz, Manuel Jesús; Valencia Barrero, Manuel; Valencia Barrero, Manuel; Barriga Barros, Ángel; Barriga Barros, Ángel; Jiménez, R.; Jiménez, R.; Huertas Díaz, José Luis; Huertas Díaz, José Luis (1995-01-01)
The implementation of digital signal processor circuits via self-timed techniques is currently a valid altemative to solve ...
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Aplicación del VHDL en prácticas de diseño de sistemas digitalesAplicación del VHDL en prácticas de diseño de sistemas digitales

Acosta Jiménez, Antonio José; Acosta Jiménez, Antonio José; Bellido Díaz, Manuel Jesús; Bellido Díaz, Manuel Jesús; Valencia Barrero, Manuel; Valencia Barrero, Manuel; Barriga Barros, Ángel; Barriga Barros, Ángel (Universidad Politécnica de Madrid, 1994-01-01)
PhD Thesis
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Circuitos integrados CMOS autotemporizadosCircuitos integrados CMOS autotemporizados

Barriga Barros, Ángel; Barriga Barros, Ángel; Valencia Barrero, Manuel; Valencia Barrero, Manuel; Acosta Jiménez, Antonio José; Acosta Jiménez, Antonio José (1994-01-01)
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Un nuevo modelo de retraso para puertas lógicas CMOSUn nuevo modelo de retraso para puertas lógicas CMOS

Bellido Díaz, Manuel Jesús; Bellido Díaz, Manuel Jesús; Acosta Jiménez, Antonio José; Acosta Jiménez, Antonio José; Núñez, R.; Núñez, R.; Barriga Barros, Ángel; Barriga Barros, Ángel; Valencia Barrero, Manuel; Valencia Barrero, Manuel (Universidad de Málaga, 1993-01-01)
Los modelos de retraso para puertas lógicas, que usan la mayoría de los simuladores lógicos, carecen de la suficiente ...
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Modeling of Real Bistables in VHDLModeling of Real Bistables in VHDL

Acosta Jiménez, Antonio José; Acosta Jiménez, Antonio José; Barriga Barros, Ángel; Barriga Barros, Ángel; Valencia Barrero, Manuel; Valencia Barrero, Manuel; Bellido Díaz, Manuel Jesús; Bellido Díaz, Manuel Jesús; Huertas Díaz, José Luis; Huertas Díaz, José Luis (IEEE Computer Society, 1993-01-01)
A complete VHDL model of bistables including their metastable operation is presented. An RS-NAND latch has been modelled ...
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Arquitectura para el diseño de circuitos autotemporizados bidimensionales. Realización de multiplicadoresArquitectura para el diseño de circuitos autotemporizados bidimensionales. Realización de multiplicadores

Acosta Jiménez, Antonio José; Acosta Jiménez, Antonio José; Bellido Díaz, Manuel Jesús; Bellido Díaz, Manuel Jesús; Barriga Barros, Ángel; Barriga Barros, Ángel; Valencia Barrero, Manuel; Valencia Barrero, Manuel (Universidad de Málaga, 1993-01-01)
La realización de sistemas digitales mediante técnicas autotemporizadas constituye la mejor alternativa para resolver la ...
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Determinación del coeficiente de resolución en biestables RS CMOSDeterminación del coeficiente de resolución en biestables RS CMOS

Bellido Díaz, Manuel Jesús; Bellido Díaz, Manuel Jesús; Valencia Barrero, Manuel; Valencia Barrero, Manuel; Acosta Jiménez, Antonio José; Acosta Jiménez, Antonio José; Barriga Barros, Ángel; Barriga Barros, Ángel (Universidad Politécnica de Madrid. Laboratorio de Sistemas Integrados, 1992-01-01)
El diseño de biestables con riesgo de metaestabili­dad requiere que posean coeficientes de resolución adecuados. En este ...