Patente
Reconocedor reconfigurable de patrones de bits basado en jerarquía de memoria
Inventor | Senhadji Navarro, Raouf
![]() ![]() ![]() ![]() ![]() ![]() ![]() García Vargas, Ignacio ![]() ![]() ![]() ![]() ![]() ![]() ![]() |
Departamento | Universidad de Sevilla. Arquitectura y Tecnología de Computadores |
Entidad de Gestión | Oficina Española de Patentes y Marcas |
Nº Patente | ES2569129B2 |
Entidad titular | Universidad de Sevilla |
Fecha de concesión | 2016-05-06 |
Fecha de depósito | 2022-11-04 |
Resumen | Reconocedor reconfigurable de patrones de bits basado en jerarquía de memoria que comprende una pluralidad de circuitos digitales organizados en dos niveles de memoria: principal y secundaria. El reconocedor de la invención ... Reconocedor reconfigurable de patrones de bits basado en jerarquía de memoria que comprende una pluralidad de circuitos digitales organizados en dos niveles de memoria: principal y secundaria. El reconocedor de la invención permite identificar un conjunto |
Ficheros | Tamaño | Formato | Ver | Descripción |
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