Reconocedor reconfigurable de patrones de bits basado en jerarquía de memoria

dc.contributor	Universidad de Sevilla
dc.creator	Senhadji Navarro, Raouf
dc.creator	García Vargas, Ignacio
dc.date.accessioned	2022-11-04T09:58:11Z
dc.date.available	2022-11-04T09:58:11Z
dc.date.issued	2016-05-06
dc.identifier.uri	https://hdl.handle.net/11441/138956
dc.description.abstract	Reconocedor reconfigurable de patrones de bits basado en jerarquía de memoria que comprende una pluralidad de circuitos digitales organizados en dos niveles de memoria: principal y secundaria. El reconocedor de la invención permite identificar un conjunto
dc.format	application/pdf
dc.language.iso	spa
dc.publisher	Oficina Española de Patentes y Marcas
dc.rights	Attribution-NonCommercial-NoDerivatives 4.0 Internacional
dc.rights.uri	http://creativecommons.org/licenses/by-nc-nd/4.0/
dc.title	Reconocedor reconfigurable de patrones de bits basado en jerarquía de memoria
dc.type	info:eu-repo/semantics/patent
dcterms.identifier	https://ror.org/03yxnpp24
dc.type.version	info:eu-repo/semantics/publishedVersion
dc.rights.accessRights	info:eu-repo/semantics/openAccess
dc.contributor.affiliation	Universidad de Sevilla. Arquitectura y Tecnología de Computadores
dc.relation.publisherversion	https://consultas2.oepm.es/InvenesWeb/detalle?referencia=P201400907
dc.type.resourcetype	Patente
dc.identifier.patentnumber	ES2569129B2

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