Un nuevo modelo de retraso para puertas lógicas CMOS

Abstract

Los modelos de retraso para puertas lógicas, que usan la mayoría de los simuladores lógicos, carecen de la suficiente precisión. En este trabajo proponemos un nuevo modelo de retraso para las puertas lógicas, que surge directamente del análisis del comportamiento de las mismas. Con este modelo de retraso se obtienen resultados de simulación mucho más próximos a los obtenidos a nivel eléctrico (tipo SPICE) ganando, por tanto, en precisión, mientras mantiene la gran velocidad de los simuladores del nivel lógico temporal.