Método para análisis y test funcional de circuito digitales de gran dimensión mediante emuladores hardware.

dc.contributor	Universidad de Sevilla
dc.creator	Tombs, Jonathan
dc.creator	Aguirre Echanove, Miguel Ángel
dc.creator	Torralba Silgado, Antonio Jesús
dc.creator	García Franquelo, Leopoldo
dc.date.accessioned	2022-10-26T09:26:44Z
dc.date.available	2022-10-26T09:26:44Z
dc.date.issued	2003-06-16
dc.identifier.uri	https://hdl.handle.net/11441/138349
dc.description.abstract	Método para análisis y test funcional de circuito digitales de gran dimensión mediante emuladores HARDWARE.Parte de un número indefinido de eventos o condiciones (1), (1')... (1n ), respectivos circuitos detectores (2), (2')... (2n), actuantes en combinac
dc.format	application/pdf
dc.language.iso	spa
dc.publisher	Oficina Española de Patentes y Marcas
dc.rights	Attribution-NonCommercial-NoDerivatives 4.0 Internacional
dc.rights.uri	http://creativecommons.org/licenses/by-nc-nd/4.0/
dc.title	Método para análisis y test funcional de circuito digitales de gran dimensión mediante emuladores hardware.
dc.type	info:eu-repo/semantics/patent
dcterms.identifier	https://ror.org/03yxnpp24
dc.type.version	info:eu-repo/semantics/publishedVersion
dc.rights.accessRights	info:eu-repo/semantics/openAccess
dc.contributor.affiliation	Universidad de Sevilla. Ingeniería Electrónica
dc.relation.publisherversion	https://consultas2.oepm.es/pdf/ES/0000/000/02/18/84/ES-2188418_B1.pdf
dc.type.resourcetype	Patente
dc.identifier.patentnumber	ES2188418B1

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