Capítulos (Electrónica y Electromagnetismo)

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¿Cuáles son los sustitutos de los transistores actuales? Actividades de debate y estudio dirigidas en Electrónica de Dispositivos
(Universidad de Sevilla, 2022) Leñero Bardallo, Juan Antonio; Universidad de Sevilla. Departamento de Electrónica y Electromagnetismo
La presente comunicación resume los resultados obtenidos tras la implementación de un Ciclo de Mejora en el Aula (CIMA) de la asignatura de Dispositivos y Tecnologías Micro y Nanométricos impartida en el Máster de Microelectrónica de la Universidad de Sevilla durante el curso 2021-2022. Como novedad, se propuso que los alumnos hicieran búsquedas en un portal especializado sobre dispositivos semiconductores emergentes, con el fin de que este material fuera objeto de estudio y debate en clases posteriores. Los resultados de la innovación docente indican que los alumnos se sienten más motivados y obtienen mejores resultados al ser ellos mismos los que generan su material de estudio. En paralelo, las actividades de debate contribuyen a mejorar su exposición oral en público, lo cual les beneficia a corto y largo plazo.
Metodología de diseño para la detección de fallos en cifradores de bloques basada en códigos de Hamming
(3ciencias, 2022-02) Potestad Ordóñez, Francisco Eugenio; Tena Sánchez, Erica; Parra Fernández, María del Pilar; Baena Oliva, María del Carmen; Acosta Jiménez, Antonio José; Valencia Barrero, Manuel; Jiménez Fernández, Carlos Jesús; Universidad de Sevilla. Departamento de Tecnología Electrónica; Universidad de Sevilla. Departamento de Electrónica y Electromagnetismo; Universidad de Sevilla. TIC180: Diseño de Circuitos Integrados Digitales y Mixtos
La inserción de fallos y en concreto los análisis diferenciales de fallos (Differential Fault Analysis – DFA) se han convertido en uno de los principales métodos para explotar las vulnerabilidades de los cifradores de bloque utilizados en multitud de aplicaciones. En este trabajo se presenta un nuevo esquema de protección basado en generar firmas de los registros internos utilizando códigos de Hamming. Esto permite cubrir un gran número de tipos de fallos, detectando tanto cambios a nivel de bit pares e impares, así como cambios a nivel de byte, los cuales son los fallos explotables por los DFAs. Como caso de estudio, el esquema presentado se ha aplicado al cifrador de bloque estándar Advanced Encryption Standard (AES) implementado utilizando T-boxes. Los resultados obtenidos sugieren un alto nivel de cobertura de fallos con un coste de consumo de recursos del 16% y sin ninguna penalización en la degradación de frecuencia.
Design and security evaluation of secure cryptoharware (FPGA and ASIC) against hackers exploiting side-channel information
(3ciencias, 2022-02) Tena Sánchez, Erica; Potestad Ordóñez, Francisco Eugenio; Parra Fernández, María del Pilar; Baena Oliva, María del Carmen; Valencia Barrero, Manuel; Jiménez Fernández, Carlos Jesús; Acosta Jiménez, Antonio José; Universidad de Sevilla. Departamento de Tecnología Electrónica; Universidad de Sevilla. Departamento de Electrónica y Electromagnetismo; Universidad de Sevilla. TIC180: Diseño de Circuitos Integrados Digitales y Mixtos
Tradicionalmente, la seguridad en los dispositivos criptográficos estaba ligada exclusivamente a la fortaleza del algoritmo. El nivel de seguridad venía determinado por la formulación matemática y la longitud de la clave. Sin embargo, la implementación física de los circuitos criptográficos tiene fugas de información como pueden ser el consumo de potencia o la radiación electromagnética, que puede ser explotadas por potenciales hackers para revelar la clave secreta. Uno de los ataques más potentes es el que se basa en análisis del consumo de potencia, conocido como Differential Power Analysis (DPA) attack. El DPA utiliza la dependencia del consumo de potencia con los datos procesados para revelar información. Para proteger los circuitos criptográficos se utilizan ampliamente estilos de lógica diferencial con un consumo de potencia (casi) constante. En este trabajo se proponen diferentes metodologías de diseño de celdas diferenciales mediante la redistribución de la carga almacenada en los nodos internos, eliminando el efecto memoria que aparece como un agujero importante en la seguridad. Las celdas propuestas eliminan la carga residual en el circuito y simplifican la estructura de la celda. Para demostrar la ganancia en prestaciones, se han diseñado, implementado físicamente y caracterizado experimentalmente estas celdas en la tecnología de TSMC de 90nm. Los resultados experimentales muestran una reducción del 15% en el área, del 11% en el consumo de potencia y sin degradación en el retraso de las puertas propuestas. Para demostrar la mejora en seguridad, se han desarrollado ataques DPA basados en simulación.
El embalse de los Melonares, ejemplo de obra superflua: datos para un debate pendiente
(Aconcagua, 2016) Moral Ituarte, Leandro del; Riesco Chueca, Pascual; Sancho Royo, Fernando; Marqués Sillero, Ricardo; Universidad de Sevilla. Departamento de Geografía Humana; Universidad de Sevilla. Departamento de Ingeniería Aeroespacial y Mecánica de Fluidos; Delgado Cabeza, Manuel; Moral Ituarte, Leandro del
Degradation Delay Model Extension to CMOS Gates
(Springer, 2000) Juan Chico, Jorge; Bellido Díaz, Manuel Jesús; Ruiz de Clavijo Vázquez, Paulino; Acosta Jiménez, Antonio José; Valencia Barrero, Manuel; Universidad de Sevilla. Departamento de Tecnología Electrónica; Universidad de Sevilla. Departamento de Electrónica y Electromagnetismo
This contribution extends the Degradation Delay Model (DDM), previously developed for CMOS inverters, to simple logic gates. A gate-level approach is followed. At a first stage, all input collisions producing degradation are studied and classified. Then, an exhaustive model is proposed, which defines a set of parameters for each particular collision. This way, a full and accurate description of the degradation effect is obtained (compared to HSPICE) at the cost of storing a rather high number of parameters. To solve that, a simplified model is also proposed maintaining similar accuracy but with a reduced number of parameters and a simplified characterization process. Finally, the complexity of both models is compared.
Influence of Clocking Strategies on the Design of Low Switching-Noise Digital and Mixed-Signal VLSI Circuits
(Springer, 2000) Acosta Jiménez, Antonio José; Jiménez, R.; Juan Chico, Jorge; Bellido Díaz, Manuel Jesús; Valencia Barrero, Manuel; Universidad de Sevilla. Departamento de Tecnología Electrónica; Universidad de Sevilla. Departamento de Electrónica y Electromagnetismo
This communication shows the influence of clocking schemes on the digital switching noise generation. It will be shown how the choice of a suited clocking scheme for the digital part reduces the switching noise, thus alleviating the problematic associated to limitations of performances in mixed-signal Analog/Digital Integrated Circuits. Simulation data of a pipelined XOR chain using both a single-phase and a two-phase clocking schemes, as well as of two nbit counters with different clocking styles lead, as conclusions, to recommend multiple clock-phase and asynchronous styles for reducing switching noise.
Microelectronic design of universal fuzzy controllers
(Universitat Politècnica de Catalunya. Secció de Matemàtiques i Informàtica, 2001) Baturone Castillo, María Iluminada; Sánchez Solano, Santiago; Universidad de Sevilla. Departamento de Electrónica y Electromagnetismo
Fuzzy controllers have been proven to be universal, that is, they can provide any control surface. Their microelectronic implementation is very suitable to achieve high-speed (real-time operation), and low area and power consumption. This paper focuses on discussing the two basic approaches that can be employed to design programmable universal controller integrated circuits. Analog, mixed-signal and digital realizations are summarized and compared
VISCUBE: A multi-layer vision chip
(Springer Science+Business Media, 2011) Zarandy, Akos; Rekeczky, Csaba; Földesy, P.; Carmona Galán, Ricardo; Liñán Cembrano, Gustavo; Gergely, S.; Rodríguez Vázquez, Ángel Benito; Roska, Tamás; Universidad de Sevilla. Departamento de Electrónica y Electromagnetismo; Zarandy, Akos
Vertically integrated focal-plane sensor-processor chip design, combining image sensor with mixed-signal and digital processor arrays on a four layer structure is introduced. The mixed-signal processor array is designed to perform early image processing, while the role of the digital processor array is to accomplish foveal processing. The architecture supports multiscale, multifovea processing. The chip has been designed on a 0.15um feature sized 3DM2 SOI technology provided by MIT Lincoln Laboratory.
Symbolic analysis of large analog integrated circuits: the numerical reference generation problem
(IEEE press, 1998) Fernández Fernández, Francisco Vidal; Guerra Vinuesa, Oscar; Rodríguez García, Juan D.; Rodríguez Vázquez, Ángel Benito; Universidad de Sevilla. Departamento de Electrónica y Electromagnetismo; Fernández Fernández, Francisco Vidal
Symbolic analysis potentialities for gaining circuit insight and for efficient repetitive evaluations have been limited by the exponential increase of formula complexity with the circuit size. This drawback has began to be solved by the introduction of simplification before and during generation techniques. An appropriate error control in both involves the generation of a numerical reference, which implies the calculation of network functions in the complex frequency variable. The polynomial interpolation method, traditionally used for this task, is analyzed in detail, its limitations for large circuit analysis are pointed out, and an adaptive scaling mechanism is proposed to meet the efficiency and accuracy requirements imposed by the new simplification methodologies.

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