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      Modeling of Real Bistables in VHDL 

      Acosta Jiménez, Antonio José; Barriga Barros, Ángel; Valencia Barrero, Manuel; Bellido Díaz, Manuel Jesús; Huertas Díaz, José Luis (IEEE Computer Society, 1993)
      A complete VHDL model of bistables including their metastable operation is presented. An RS-NAND latch has been modelled ...
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      New CMOS VLSI Linear Self-Timed Architectures 

      Acosta Jiménez, Antonio José; Bellido Díaz, Manuel Jesús; Valencia Barrero, Manuel; Barriga Barros, Ángel; Jiménez, R.; Huertas Díaz, José Luis (1995)
      The implementation of digital signal processor circuits via self-timed techniques is currently a valid altemative to ...
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      Redes e interconexiones de procesadores con capacidad de tolerancia a fallos 

      Sánchez Solano, Santiago; Valencia Barrero, Manuel; Huertas Díaz, José Luis (Universidad Politécnica de Madrid, 1992)
      Se describe una familia de redes de interconexión para sistemas multiprocesadores. Estas redes utilizan buses múltiples ...