Creación en FPGA de un sistema de ataque por fuerza bruta a cifradores lightweight

Abstract

El objetivo fundamental de este trabajo es la implementación en FPGA de un sistema de ataque por fuerza bruta sobre un circuito criptográfico lightweight. Las FPGA, por su capacidad de operar en paralelo son dispositivos muy adecuados para realizar este tipo de sistemas, porque permite tener varios cifradores funcionando en paralelo. Como algunas técnicas de ataques permiten recuperar partes de la clave secreta, el sistema desarrollado incorpora la posibilidad de introducirle las partes conocidas de la clave, indicando el valor de los bits y la posición de los mismos en forma de constante. Para aprovechar al máximo la capacidad de la FPGA, el diseño realizado es parametrizable, de forma que se pueda ajustar el número de cifradores que se implementan en el dispositivo al máximo número que soporta el dispositivo concreto. Para ello sólo es necesario cambiar el valor de una constante. Además se permite que pueda correr en paralelo en varios dispositivos, configurando a cada uno mediante una entrada el número de dispositivo que es. El diseño ha sido realizado en VHDL y en todo el flujo de diseño se ha recorrido usando la herramienta Xilinx ISE. Para su implementación se ha utilizado una placa Nexys4 DDR, que incorpora una FPGA Artix-7 XC7A100T. Los visualizadores 7 segmentos de la placa nos han servido para mostrar la clave obtenida. El diseño se ha probado con dos cifradores de flujo: el cifrador Present y el cifrador AES.

The fundamental aim of this work is the implementation on FPGA of a system whose objective is to attack a lightweight cryptographic circuit. This attack is based on brute force. FPGAs, due to their capacity to operate in parallel, are very suitable to carry out this type of systems because they can implement several ciphers working in parallel. As some attack techniques allow recovering parts of the secret key, the developed system incorporates the possibility of introducing the known parts of the key, indicating the value of the bits and their position. To take full advantage of the FPGA capacity, the design can be parameterized, so that the number of cyphers implemented in the device can be adjusted to the maximum number supported by the specific device. To do this, it is only necessary to change the value of a constant. It is also allowed to run in parallel several devices, configuring each one by means of an input which determines the number of the device. The design has been developed using VHDL and the entire design flow has been run using the Xilinx ISE tool. For its implementation, a Nexys4 DDR board has been used, which incorporates an Artix-7 XC7A100T FPGA. The board 7 segment displays have the task of showing the key obtained. The design has been tested with two flow ciphers: the Present and the AES.