Establecimiento y medida de figuras de seguridad criptográfica en función de la potencia

Abstract

Los ataques de canal lateral se utlizan para revelar datos secretos de dispositvos criptográfcos mediante la extracción de información fsica como el tempo de cómputo, el consumo de energía (potencia) o la radiación electromagnétca, entre otros. Los ataques por análisis de potencia diferencial suelen ser efectvos porque existe una correlación entre el consumo de potencia y el dato procesado, razón por la cual en los últmos años se han propuesto varias contramedidas a nivel de arquitectura, algoritmo y hardware para prevenir este tpo de ataques, no obstante a veces aparecen vulnerabilidades de canal lateral en implementaciones hardware donde el consumo de energía resulta dependiente de la lógica involucrada. Frente a la necesidad de cifrar la información para que sea ilegible para terceros en el actual escenario mundial donde la ciberseguridad es vital para un sin fn de procesos y sistemas, y donde cada vez hacemos un mayor uso de dispositvos portables que cuentan con recursos limitados, se hace necesario investgar sobre nuevos mecanismos, algoritmos, circuitos y técnicas que permitan desarrollar implementaciones más seguras a la vez que ofrezcan soluciones con mayor efciencia energétca y mejores prestaciones a nivel de hardware, a medida que la tecnología interconectada (IOT) contnúa impactando y moldeando la forma en que trabajamos, vivimos y nos relacionamos. En este trabajo se evalúan por simulación eléctrica un conjunto de celdas lógicas digitales implementadas en estlos lógicos Diferental Precharge Logic - DPL a nivel de transistor (SABL, CRSABL, DyCML, WDDL) en términos de prestaciones de seguridad, potencia y retraso, las cuales son aplicables a circuitos y dispositvos criptográfcos seguros.

Side channel atacks are used to reveal secret data from cryptographic devices by extractng physical informaton such as computng tme, energy consumpton (power) or electromagnetc radiaton, among others. Diferental power analysis atacks are usually efectve because there is a correlaton between power consumpton and the processed data, which is why in recent years several countermeasures have been proposed at the architecture, algorithm and hardware level to prevent this type of atacks, however side channel vulnerabilites sometmes appear in hardware implementatons where power consumpton is dependent on the logic involved. Faced with the need to encrypt informaton so that it is unreadable for third partes in the current world scenario where cybersecurity is vital for an endless number of processes and systems, and where we increasingly use portable devices that have limited resources, It is necessary to investgate new mechanisms, algorithms, circuits and techniques that allow the development of more secure implementatons while ofering solutons with greater energy efciency and beter performance at the hardware level, as interconnected technology (IOT) contnues to impact and shape the way we work, live and interact. In this work, a set of digital logic cells implemented in Diferental Precharge Logic - DPL logic styles at the transistor level (SABL, CRSABL, DyCML, WDDL) are evaluated by electrical simulaton in terms of safety, power and delay performance, which are applicable to secure cryptographic circuits and devices.