Degradación del retraso de propagación en puertas lógicas CMOS VLSI

Abstract

La evolución en la tecnología de circuitos VLSI da lugar, entre otras cosas, a un aumento en la escala de integración causado por dos factores. Por una parte, la reducción en las dimensiones mínimas de los transistores y, por otra, el aumento total del área máxima que puede ocupar un chip. Según datos que se aportan en [DALL98] la reducción de las dimensiones del transistor están entorno al 13% por año, mientras que el aumento en el área del chip está entorno al 6% anual. En definitiva, este incremento del número total de componentes que caben en un único chip supone, en principio, una significativa mejora ya que trae como consecuencia una reducción del tamaño y coste de los sistemas digitales. No obstante, esta tendencia conlleva una serie de problemas que afectan de manera considerable a la implementación final de los circuitos. Los problemas están causados fundamentalmente por el aumento significativo del consumo de potencia, el ruido de conmutación y la dificultad en la temporización. Efectivamente, aunque el consumo de energía en cada conmutación disminuye con la disminución del tamaño de cada transistor, el hecho de que aumente considerablemente el número toral de componentes, así como de la velocidad de operación provocan un fuerte incremento en el número de conmutaciones por unidad de tiempo y, como consecuencia un aumento significativo del consumo de potencia del chip. En [DALL98] se estima que, si bien la energía en cada conmutación decrece entorno a un 34% por año, la intensidad consumida en el chip aumenta entorno al 30%. Este incremento en el consumo de potencia se empieza a convertir en un problema grave, ya que se necesitan mecanismos que consigan disipar una parte importante de la potencia consumida para evitar un excesivo calentamiento y, como consecuencia, un mal funcionamiento del sistema. Por otra parte, el aumento de la complejidad del sistema da lugar a que, en sistemas síncronos, la señal de reloj alcance un alto número de componentes por lo que las conmutaciones en esta señal provocan altos picos de intensidad. Estos picos de intensidad provocan alteración en las señales. Este tipo de ruido causado por la propia operación del sistema es lo que se denomina ruido de conmutación y puede llegar a ser causa de mal funcionamiento de los sistemas. La disminución de las dimensiones lleva aparejada una disminución en los tiempos de conmutación en las puertas lógicas. En cambio, el aumento de los componentes, así como del área total del chip, da lugar a un incremento en las líneas de conexión y aumento significativo en el retraso de propagación a través de estas líneas. La disminución en los retrasos de las puertas y el aumento en los retrasos de las líneas hace que sea más difícil controlar los retrasos de propagación de las señales, sobre todo de aquellas que deben propagarse a todos los puntos del circuito, como la señal de reloj. Surgen, así, los problemas de las desviaciones temporales en las señales (signal-skew) que, en caso de señales con especial importancia para el buen funcionamiento del sistema, como la señal de reloj (i.e. clock-skew), pueden provocar fallos de operación. Todos estos problemas deben ser tenidos en cuenta a la hora de diseñar sistemas digitales implementados como circuitos VLSI, tanto desde la perspectiva del diseño como de la perspectiva de la verificación. Desde la perspectiva del diseño, los problemas pueden afrontarse aplicando técnicas especiales como, por ejemplo, técnicas de bajo consumo para reducir el problema de la potencia; técnicas alternativas al diseño síncrono para disminuir los picos de intensidad que causan el ruido de conmutación; y/o técnicas de temporización que reduzcan los problemas causados por los retrasos de propagación. Desde la perspectiva de la verificación, los problemas deben ser puestos de manifiesto a través de sus resultados. Para ello es necesario contar con herramientas que sean suficientemente fiables, en cuanto a que sus resultados sean muy próximos a los de la realidad y, además, que puedan analizar sistemas muy complejos en tiempos razonables. La aplicación de las técnicas de diseño no garantiza que se solucionen los posibles problemas de los sistemas digitales VLSI. El buen funcionamiento solo puede asegurarse desde las tareas de verificación. Con esto queremos decir, que, si bien aplicar correctamente técnicas de diseño adecuadas ayuda de manera significativa a resolver los problemas, no es sino a través de la verificación como pueden detectarse y, como consecuencia, analizar en que medida diseños alternativos palian el problema. En [DALL98] se describen ejemplos sobre fallos de operación en chips. Alrededor de un año tardó una compañía en detectar y resolver los problemas de ruido de conmutación en sistema implementado como circuito VLSI que se diseñaba causaba una mala operación. Otro sistema tuvo que rediseñarse varias veces porque la implementación final no funcionaba a causa de problemas de temporización. Otra compañía retrasó en seis meses la salida al mercado de un circuito VLSI a causa de un fallo en el comportamiento de los biestables. Otro circuito falló a causa de las fluctuaciones en la alimentación causadas por la propia operación del circuito. De estos ejemplos es muy significativo que solo se detecta el mal funcionamiento después de haber fabricado el chip, lo que conlleva un alto coste, tanto económico, por una fabricación no válida, como en tiempo, al retrasarse la salida del sistema al mercado. Para evitar los costes excesivos los problemas debían haberse detectado durante el proceso de diseño y para ello hubiese sido necesario haber realizado una verificación de alta calidad. Esto es, que se hubiesen podido detectar problemas de esta índole que, por tanto, deben de estar contemplados en los modelos que incorporen las herramientas que se empleen en la fase de verificación. Esta Tesis está centrada en la verificación, y más concretamente en los problemas causados por los retrasos de propagación de los componentes lógicos. El objetivo principal consiste en desarrollar modelos de comportamiento lógico-temporal de alta precisión para las puertas lógicas. Con ello se pretende dotar a las herramientas de verificación lógica-temporal de la suficiente precisión como para ser capaces de detectar los comportamientos anómalos causados por los retrasos de propagación. El trabajo de investigación se ha desarrollado sobre la tecnología preponderante actualmente que es la CMOS (p. ej., microprocesadores como el Pentium III de Intel o el K7 de AMD están fabricados en esta tecnología) adaptándonos a las que tenemos disponibles en nuestro centro de investigación. En concreto, el trabajo se apoya en resultados de tecnologías de 0,7 µm y de 0,6 µm de las fábricas ES21 y AMS2. No obstante, consideramos que los resultados son extensibles a cualquier tecnología submicrónica. La Tesis se organiza en cinco capítulos. En el primero se realiza una introducción a lo que son las herramientas de verificación temporal, destacando como los modelos de comportamiento empleados afectan significativamente a la fiabilidad de los resultados. Se realiza una revisión sobre un alto número de modelos propuestos y se establece una metodología para el desarrollo de modelos de retraso de alta precisión. En el segundo capítulo se muestra el efecto de degradación, el cual es fundamental para alcanzar alta precisión en las simulaciones de los circuitos de alta velocidad. Se propone un modelo que incorpora dicho efecto y se analiza la importancia del mismo. En el tercer capítulo se hace una caracterización exhaustiva del modelo propuesto en el capítulo anterior para el inversor CMOS. Se obtiene la dependencia con los parámetros externos, como son la capacidad en la salida de la puerta o la forma de onda en la entrada, y también con respecto a parámetros internos como la geometría de los transistores. En el cuarto capítulo se hace una extensión del modelo para su aplicación a puertas de más de una entrada. Se hace especial énfasis en la descripción del proceso de caracterización de los parámetros de las puertas y se estudia en que medida afectan los errores de caracterización al valor calculado del retraso. En el quinto se presentan los resultados más significativos sobre el comportamiento del modelo, para finalizar posteriormente con las conclusiones. CONCLUSIONES 1. Se ha analizado el estado del arte de la simulación lógica temporal en el proceso de diseño de circuitos digitales VLSI. El estudio de ha centrado principalmente en los diferentes modelos de retraso que implementan los simuladores lógicos, realizándose una clasificación según sus características básicas. De este estudio se han obtenido, por una parte, las tendencias principales en el modelado de retrasos y, por otra, se ha establecido una metodología para el desarrollo de nuevos modelos con énfasis en su alta precisión. 2. Se ha discutido rigurosamente el denominado efecto de degradación en la propagación de transiciones en circuitos digitales CMOS VLSI y se han analizado ampliamente los modelos que lo incluyen, mostrando las principales deficiencias y limitaciones y concluyendo la necesidad de elaborar nuevos modelos de retraso que incorporen satisfactoriamente ese efecto. 3. Para incluir con un adecuado nivel de precisión el efecto de degradación en la simulación lógica temporal se ha propuesto el modelo DDM (Degradation Delay Model). El modelo está basado en el comportamiento real de las puertas y, a partir de él, se han obtenido los rangos en los que puede ocurrir degradación mostrando la importancia real de este efecto sobre todo en los circuitos digitales de alta velocidad. Este modelo mejora sensiblemente las propuestas anteriores que incluían la degradación. 4. El modelo DDM puede aplicarse, en general, a cualquier otro modelo de retraso sin degradación para puertas CMOS VLSI. En nuestro caso, se ha aplicado al modelo presentado por Daga y Auvergne que, entre otros parámetros, incluye la capacidad de acoplo entre la entrada y la salida en el modelado de la propagación normal a través del inversor. Además de la citada aplicación, en nuestro trabajo se presenta una nueva forma de evaluar dicha capacidad que mejora ostensiblemente los resultados en tecnologías submicrónicas CMOS. 5. Se ha realizado la caracterización tecnológica de los parámetros del modelo DDM para el inversor CMOS. Esta caracterización incluye la dependencia de los parámetros con respecto a la capacidad de salida, la forma de onda de la señal de entrada y la tensión de polarización. 6. Basado en el modelo para el inversor, se ha extendido el DDM a puertas de más de una entrada. En primer lugar, se ha verificado la extensión directa del modelo, comprobándose que da lugar a un extenso conjunto de parámetros cuyo número crece cuadráticamente con el número de entradas de la puerta. Seguidamente, a partir de un conjunto suficientemente amplio de datos, se han propuesto dos simplificaciones sobre el modelo de puertas que reducen significativamente el conjunto de parámetros con una pérdida de precisión muy poco significativa. 7. La caracterización de los parámetros es uno de los aspectos más críticos de los modelos. En nuestro trabajo, se ha demostrado que es posible automatizar el proceso de caracterización de parámetros para el modelo DDM tanto para el inversor CMOS como para puertas de más de una entrada. Así mismo, se ha desarrollado un programa informático que realiza dicha caracterización mediante los resultados que proporciona la simulación de SPICE/HSPICE lo que permite obtener y manejar números muy altos de datos sobre los parámetros DDM de puertas. 8. Por último, se ha realizado un extenso conjunto de experimentos tendentes a comparar mediante simulación los resultados del modelo DDM tanto con otros modelos de retraso en el nivel lógico como con los que genera SPICE/HSPICE en el nivel eléctrico. Del análisis de los resultados obtenidos cabe destacar: a) el uso del DDM permite conocer con simuladores lógicos efectos como la propagación de un tren de pulsos por una cadena de puertas o el análisis de la metaestabilidad oscilatoria, que hasta ahora solo se pueden poner de manifiesto con simuladores eléctricos. b) cuantitativamente, el modelo DDM obtiene resultados muy próximos a los reales, habiendo medido un error menor al 5% al respecto a los resultados de HSPICE. Es de destacar que la medida de la actividad de conmutación en un multiplicador de 4 bits llega a variar en más de un 40% al emplear DDM (que genera formas de onda similares a SPICE) frente a otros modelos de retraso. c) la velocidad de simulación con DDM reduce naturalmente a la de SPICE, presentando valores similares, y en muchos casos inferiores, a los modelos lógicos que no contemplan la degradación. De todo ello se puede concluir que el modelo DDM supone una importante aportación en la simulación lógica temporal, ya que se sitúa en la línea de los más eficientes para simular grandes circuitos y de los más fiables en cuanto que su precisión está muy próxima a la de la simulación eléctrica.