Estudio comparativo de los divisores en la tecnologías CMOS nanométricas

Abstract

Son varios los algoritmos de divisores propuestos para su realización en hardware, sin que haya un ‘mejor divisor’. La búsqueda de un diseño óptimo para cada aplicación específica hace que sea indispensable la investigación de los algoritmos existentes a medida que se produce el avance de la tecnología. En este trabajo se presentan los resultados de la caracterización en área, tiempo y consumo de potencia de varias implementaciones de divisores en tecnologías CMOS nanométricas de 90 y 65 nm. Para la implementación se ha utilizado un flujo de diseño ASIC semicustom con elección entre tres voltajes umbrales.

Several algorithms have been proposed for the hardware implementation of the division operation, without concluding “the best one”. As the technology evolves, there is a never ending need to explore design tradeoffs and alternatives on existing division algorithms. This paper presents the characterization results for the most common digit recurrence division algorithms in 90 and 65 nm CMOS nanotechnologies using ASIC semicustom design flows and triple different voltage (VT) device, measuring area and power consumption. This paper surveys different implementations of dividers in two CMOS nanotechnologies.