Tesis (Electrónica y Electromagnetismo)

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Event-Driven Single-Photon Detectors and Sensors for ToF LiDAR Systems
(2024-07-11) Gómez Merchán, Rubén; Rodríguez Vázquez, Ángel Benito; Leñero Bardallo, Juan Antonio; Universidad de Sevilla. Departamento de Electrónica y Electromagnetismo
This Thesis focuses on conceiving, developing, and implementing a novel vision sensor where Single- Photon Avalanche Diodes (SPADs) and event-driven architecture converge in a scalable architecture. The departure from conventional frame-based architectures represents a paradigm shift in SPAD-based sensors, aiming to alleviate the prevalent challenge of handling and processing extensive data volumes. By exclusively transmitting meaningful data, it eases storage and processing requirements, an advantageous characteristic for applications such as augmented reality and autonomous driving. The proposed sensor embeds 2D and 3D imaging capabilities. Also, its operation principle aligns with the paradigm of dynamic vision by introducing a discrete version of this paradigm that fits the operation of SPADs and supports motion detection and reduced data transmission. The research begins by introducing the concept of an Event-Driven camera system specifically designed and tailored for Light Detection And Ranging (LiDAR) applications. This camera system encompasses the optical emitter, receiver (vision sensor), and required auxiliary circuitry for an autonomous operation. It directly processes information through events received from the vision sensor. Among its various functionalities, the camera system can dynamically adjust the sensitivity of individual pixels based on their absolute intensity values and detect intensity variations by analyzing the temporal information conveyed through these events. The discrete arrival of photons presents challenges in devising circuits for motion detection. It motivates introducing the concept of a discrete dynamic vision sensor, whose behavior and metrics are analyzed in the Thesis. Theoretical models proposed in this study are evaluated using experimental data, showcasing a methodology for true-event-driven dynamic vision with single-photon detectors that qualify for a digital implementation which behavior would only be limited by photon shot noise. The Thesis then explores the implementation of the integrated circuit housing the vision sensor, elaborating on the pixel concept and its diverse implementations. A detailed discussion covers their respective advantages and drawbacks and suggests enhancements to augment and broaden the functionalities of the pixel. Validation of the Thesis proposals encompasses a bottom-up characterization of the system, covering the evaluation of SPAD devices until electrical verifications of the sensor. This comprehensive process culminates in validating the sensor in controlled lab conditions and real-world scenarios. Particularly notable is its validation in an astronomy application, highlighting the sensor's event-driven nature that enables the extraction of information at the single-photon level from the occultation of Betelgeuse by asteroid Leona with microsecond resolution, an unprecedented event in the field. This substantial advancement surpasses the temporal resolution limitations of conventional cameras, which are limited by their frame rate. In summary, this dissertation describes a SPAD-based event-driven architecture that lays the foundation for future research in single-photon sensors. Its functionality and versatility are assessed through extensive experimental validation, setting the stage for prospective advancements, and demonstrating remarkable potential to revolutionize single-photon imaging technology.
Rad-Hard Design Techniques for High Speed and High Resolution SAR ADCs
(2024-07-05) Domínguez Matas, Carlos; Ginés Arteaga, Antonio José; Peralías Macías, Eduardo José; Universidad de Sevilla. Departamento de Electrónica y Electromagnetismo
This thesis makes an exhaustive analysis of high-speed, high-resolution successive approximation analog-to-digital converters (SAR-ADCs), focusing on circuits for critical high-reliability, radiation-hardened applications under extreme operating conditions. Among the different radiation effects in CMOS technology, such as Total Ionization Dose (TID), Displacement Damage (DD) for high radiation levels, or Single-event Transient Events (SET), this research will pay special attention to the mitigation and monitoring of Single-event Errors (SEEs) due to their impact and importance in current technologies. Within the thesis work, a novel model has been developed to accurately predict the behavior of SAR ADCs, taking into account the incomplete settling of the internal Digital-to-Analog Converter (DAC) references. This model has been verified using electrical simulations including the capacitive parasitics extracted at the physical level (post-layout), and has been validated with the experimental integration of a state-of-the-art demonstrator. During the design phase of this demonstrator, the proposed model has proved to be very useful in establishing the specifications of the constituent blocks, and especially in the design of the redundancy distribution, avoiding the use of computationally intensive simulations and significantly reducing the design time. The thesis also performs an in-depth study of the effects of radiation on the performance of fully differential SAR-ADCs when highly energetic particles reach the device under study. This study has identified the most sensitive points of the design and concluded that they predominantly affect the converter residue, i.e. the output of the internal CDAC. Given these results, two minimally invasive single-event detectors have been proposed, based on monitoring the common and differential mode values of the converter residue. Simulation results demonstrate high detection efficiency with negligible speed penalties and power consumption increases. As a demonstrator vehicle for the above studies, a high-speed, high-resolution, radiation-hardened SAR ADC has been designed using innovative techniques at both the algorithm and circuit level. The techniques include adaptive asynchronous methods, new timing schemes in the comparator, circuit-level solutions for on-chip sampling phase generation, minimally invasive architecture for calibration, and switching schemes to mitigate the effects of high temperature leakage. Circuit-level and physical design techniques have also been applied to mitigate and detect radiation effects. These include the use of thin oxide transistors for total ionizing dose (TID) hardening, digital logic designed to mitigate Singular Event Effects (SEE), and minimally invasive monitoring techniques for real-time SEE detection in the SAR-ADC conversion core. The developed demonstrator has been tested under extreme conditions showing performance within the state of the art of highly reliable and radiation resistant analog-to-digital converters. The radiation campaign reveals immunity to Single-Event Latch-up (SEL), minimal impact to Single Event Functional Interruption (SEFI), and effective Single Event Transient (SET) detection.
Passive balanced microwave devices
(2024-06-12) Medrán del Río, José Luis; Fernández Prieto, Armando; Martel Villagrán, Jesús; Universidad de Sevilla. Departamento de Electrónica y Electromagnetismo; Universidad de Sevilla. Departamento de Física Aplicada II
This thesis explores advances in microwave passive device design, focusing on balanced circuits (filters, diplexers, couplers) to achieve improved common-mode rejection. It investigates novel designs for both planar and 3D printed devices. Planar balanced circuits form the core of this research, with designs including a dual-band bandpass filter, miniaturized balanced diplexers (dual-band and tri-band), a new alternative to T-junction based diplexers, and a differential coupled-line directional coupler. These designs offer advantages such as good isolation and strong common-mode rejection. The thesis also explores the application of glide symmetry to the design of common-mode rejection filters, demonstrating significant improvements in filter performance. Finally, the research ventures into the cutting-edge field of 3D printed filters. Using stereolithography (SLA) with copper plating, this work presents monolithic compact bandpass filters based on capacitivelyloaded intertwined helical resonators. This innovative approach demonstrates the potential of 3D printing for future microwave device development. Overall, this thesis contributes to the field by proposing novel balanced circuit designs and exploring the potential of 3D printed microwave devices. These findings provide valuable insights for the ongoing development of high performance and compact microwave devices.
Bioimpedance spectroscopy wearable system for noninvasive monitoring of heart failure
(2024-06-28) Fernández Scagliusi, Santiago Joaquín; Huertas Sánchez, Gloria; Pérez García, Pablo; Universidad de Sevilla. Departamento de Electrónica y Electromagnetismo; Universidad de Sevilla. Departamento de Tecnología Electrónica
Esta tesis se centra en el avance de la eHealth a través del desarrollo y la validación de un dispositivo portátil de espectroscopia de bioimpedancia (BIS), llamado Volum, para monitorear la acumulación de líquidos en pacientes con insuficiencia cardíaca congestiva (ICC). La ICC, que afecta a más de 64 millones de personas en todo el mundo, es una de las principales causas de hospitalización, especialmente entre los mayores de 65 años, con tasas de readmisión del 30-50% dentro de los seis meses. El monitoreo del estado de los fluidos es crucial, ya que la retención de líquidos es un síntoma principal que conduce a la hospitalización, y actualmente hay pocas herramientas disponibles para su monitoreo continuo y no invasivo. El análisis de bioimpedancia (BIA) ofrece un método no invasivo para monitorear el estado de los fluidos midiendo la oposición de los tejidos biológicos a la corriente alterna. Volum utiliza el chip AD5941 para mediciones precisas de bioimpedancia de bajo consumo en un rango de frecuencias de 1 a 200 kHz. El dispositivo mide la bioimpedancia de la pantorrilla, un sitio clave para el edema en pacientes con ICC, con una placa de circuito impreso (PCB) compacta, que se adapta a una tobillera con cuatro electrodos de acero inoxidable. Se integra con una aplicación de Android y una base de datos remota para la visualización de datos en tiempo real y el seguimiento continuo del estado de salud. También incorpora una Unidad de Medición Inercial (IMU), para mejorar el análisis de datos ofreciendo información sobre la postura del paciente, contribuyendo a una comprensión más completa de la dinámica de fluidos. Se implementaron procesos de calibración, prueba y validación para garantizar la precisión y fiabilidad del dispositivo. Se utilizó el método de Auto-Calibración por Interpolación Cuadrática de Lagrange (QISC) para corregir errores sistemáticos, logrando niveles de rendimiento comparables a dispositivos comerciales de referencia como el SFB7, en modelos de circuitos y en humanos usando electrodos secos. Aunque las pruebas iniciales en humanos mostraron valores de impedancia dentro del rango esperado (10-50 ?), muchas mediciones presentaron artefactos de baja frecuencia (LF), causando inconsistencias y errores en la estimación del volumen. Simulaciones del circuito de medida de bioimpedancia, identificaron el mismatch de electrodos como la principal fuente de artefactos de baja frecuencia. Se propusieron y validaron técnicas como el promedio de mediciones, los cortes de frecuencia y el ajuste de la curva al modelo de Cole a través de simulaciones, circuitos eléctricos y pruebas en un paciente con ICC, mostrando resultados prometedores. Esta tesis avanza en la tecnología portátil de bioimpedancia con el dispositivo Volum para el monitoreo continuo y no invasivo de la retención de líquidos en pacientes con ICC, lo que podría mejorar la atención y reducir las readmisiones hospitalarias.
Statistical evaluation of sensitivity to radiation-induced transient effects in complex mixed-signal circuits
(2024-05-08) Gutiérrez Gil, Valentín; Huertas Sánchez, Gloria; Leger Leger, Gildas; Universidad de Sevilla. Departamento de Electrónica y Electromagnetismo
Este trabajo de doctorado investiga la sensibilidad de circuitos electrónicos complejos de señal mixta a los eventos transitorios ('Single-Event Transient'} - SET) inducidos por radiación en el espacio, presentando metodologías innovadoras para su evaluación mediante simulación. Una metodología de caracterización basada en un enfoque estadístico, junto con un muestreo aleatorio pesado, acelera la evaluación de la sensibilidad. Además, el uso de los `intervalos de confianza virtuales' presentados proporciona un medio eficaz para la estimación de la sensibilidad sin necesidad de simulaciones exhaustivas. La investigación introduce varios modelos SET para simulación eléctrica, proponiendo la implementación de un modelo dinámico que considera las consideraciones de polarización del transistor durante el evento. Implementado en Verilog-A, este modelo muestra un buen rendimiento para partículas de energía media-baja, validado mediante comparaciones con simulaciones TCAD. Se describe, como vehículo de pruebas, el diseño de un SAR ADC endurecido frente a radiación de alto rendimiento, centrándose en el diseño de su generador de referencias y un detector de SET para el mismo. Los resultados experimentales demuestran la alta resolución del convertidor y su robustez frente a temperatura. Además, la prueba de radiación diseñada para caracterizar diferentes zonas del ASIC, apoya la noción de que un enfoque a nivel de sistema es crucial para optimizar los esfuerzos de endurecimiento para radiación. Aunque las simulaciones de SET a nivel de sistema muestran discrepancias con los resultados experimentales, este trabajo realiza una exploración de las posibles fuentes de sesgo, incluyendo las esquinas del proceso de fabricación, los parásitos del layout, las variaciones del área de los candidatos y la posibilidad de añadir más efectos que el clásico enfoque de centrarse en los drenadores de los transistores CMOS. A pesar de las dificultades para lograr la convergencia entre las simulaciones y los resultados experimentales, la evaluación estadística basada en intervalos de confianza virtuales resulta ventajosa para evaluar la robustez del ASIC. En conclusión, esta tesis doctoral avanza en la comprensión y evaluación de los eventos transitorios inducidos por la radiación en circuitos de señal mixta complejos. La metodología, los modelos y el diseño del vehículo de prueba propuestos ofrecen valiosas perspectivas para mejorar la robustez de los sistemas electrónicos en entornos propensos a la radiación, haciendo especial énfasis en la necesidad de endurecer los subsistemas más críticos.
Design of a hardware Root-of-Trust on embedded systems
(2024-03-13) Camacho Ruiz, Eros; Brox Jiménez, Piedad; Fernández Fernández, Francisco Vidal; Universidad de Sevilla. Departamento de Electrónica y Electromagnetismo
Cybersecurity is a crucial component of the digital ecosystem in Europe, being fortified by global organizations like the NIST through strategies to prevent cyber attacks and information leakages. The Root-of-Trust in cybersecurity, tied to the CIA Triad principles, creates a secure computing environment using hardware, firmware, and software components to ensure confidentiality, integrity, and availability. Among these strategies, hardware Root-of-Trust is preferred for their immutability and reliable performance. On the other hand, the advent of quantum computing threatens traditional cybersecurity paradigms by potentially obsoleting current cryptographic algorithms, prompting the emergence of Post- Quantum Cryptography to develop quantum-resistant algorithms. This dissertation proposes that hardware cryptographic modules, forming a Root-of-Trust, are the most effective in securing Internet of Things devices, offering efficient performance and an additional layer of protection against software attacks, with a suite of cryptographic primitives, including SHA-2, SHA-3, Post-Quantum Cryptography accelerations, and a Physical Unclonable Function, addressing Confidentiality, Integrity, and Availability.
Design of readout channels for time-of-flight image sensors based on a 28-nm FPGA
(2023-03-24) Parsakordasiabi, Mojtaba; Rodríguez Vázquez, Ángel Benito; Carmona Galán, Ricardo; Universidad de Sevilla. Departamento de Electrónica y Electromagnetismo
This thesis presents a contribution to the design of readout channels for time-of-flight image sensors. Specifically, the focus has been on the development of time-to-digital converters (TDCs) based on a 28-nm field-programmable-gate-array (FPGA). TDCs are used in a wide range of applications where time measurement is required. This thesis proposes the study of FPGA-based TDCs to optimize their performance in terms of resolution, measurement throughput, precision, linearity, resources usage, and power consumption. As a result, in this project, we focus on the following objectives: • Reaching high-resolution TDCs required in many applications • Reducing the TDC resources usage while preserving the other specifications of TDC for multi-channel configuration • Maximizing the measurement throughput to achieve high-speed high-detection efficiency ToF sensors • Improving the TDC linearity to reach high-accuracy measurements Pushing these requirements to the limit is challenging, although it is constantly required by many applications. This thesis presents three FPGA-based TDC architectures delivering high performance with low resource usage. The first proposed FPGA-based TDC presents an architecture to achieve high performance with low usage of resources. It consists of a synchronizing input stage, a tuned tapped delay line (TDL), a combinatory encoder of ones and zeros counters, and an online calibration stage. The second architecture presents a new approach for dead-time minimization while preserving low resource usage and high resolution in FPGA-based TDC. This architecture consists of a toggling input stage, a TDL, a dual-mode counter-based encoder, a coarse counter, and a bin width calibration stage. The minimum dead-time of TDL TDCs is two clock cycles. This architecture reduced dead-time to one clock cycle. The last proposed FPGA-based TDC presents a dual-mode TDL —propagating 1’s and 0’s in alternating measurement cycles— architecture that complies with the mentioned specifications. The dead-time of the proposed TDC is one system clock cycle by using a toggling input stage and a dual-mode counter-based encoder. To improve the TDC linearity, the TDL sampling sequence is tuned separately for each operating mode. The presented architecture employs a low-resources dual-mode combinatory encoder of one- and zero-counters to remove the bubbles and cover both operating modes. A dual-mode bin-width calibration has been carried out to improve the TDC performance in each mode. The proposed architectures have been evaluated and characterized on a 28-nm Xilinx Artix-7 FPGA. The presented results are the evidence of the validity of the approach to reach high performance while maintaining a low use of resources and low power consumption.
Behavioral Modeling of CMOS SPADs Based on TCAD Simulations
(2022-01-24) López Martínez, Juan Manuel; Rodríguez Vázquez, Ángel Benito; Carmona Galán, Ricardo; Universidad de Sevilla. Departamento de Electrónica y Electromagnetismo
SPAD stands for Single Photon Avalanche Detectors. SPADs are photodiodes structurally similar to those used in conventional image sensors. However, while the conventional ones are biased in the low voltage zone within the inverse region, where there is no gain, the SPADs are biased in the avalanche region. In this region, specifically, when operating in Geiger mode, a single photon is enough to start a chain reaction that manifests as a current pulse. This pulse’s sharp, active edge encodes the time instant when the photon was detected, which supports the use of SPADs to measure Time-Of-Flight and, from these, distances to the objects focused on the sensor. SPADs are therefore suitable for capturing 3D images, that is, for estimating the depth of objects in an image, without resorting to binocular vision or interferometry techniques. They can also estimate light intensities and therefore capture 2D images based on counting pulses. For its many applications, there has been an interest in developing models from these devices in recent years. During this time their capabilities have been better understood, and that knowledge has refined their design. Still, the structure of the SPAD models developed in the literature has been simplistic until now. There is no mention of a guard ring or a second junction contributing to their capacitance or other complex SPAD structures. In other words, all previous models only consider a simple SPAD composed of a sole junction. Our methodology overcomes this drawback by pursuing physically-consistent models, i.e., models that take into account the SPAR inner structure and map the underlying physics on a VERILOG-A description. In the quest of this challenge, this Thesis proposes a workflow including the following points:  Select an actual SPAD structure, described at physical level, which model is targeted.  Simulate its fabrication process with Athena from the Silvaco tools suite to feed a TCAD simulator with an accurate model structure that can include fabrication defects.  Extract its key parameters with TCAD simulation of the device, performed with ATLAS, from the Silvaco TCAD tools suite.  Combine physical parameters and analytical descriptions and the data extracted from the TCAD simulations to build an accurate VERILOG-A model. Besides using this physically-consistent methodology, our models embed the following new features:  Inclusion of the contributions to the dark count rate from the TAT processes.  New approximation to the inclusion of the Band-To-Band Tunneling (BTBT) contribution to dark counts.  Inclusion of defect data from spectroscopy results about traps and deep-level traps.  Simulation of the SPAD self-heating and the SPAD dynamic behavior with the temperature.  Simulation of the time response and photon-timing jitter.  Crosstalk analysis of the models. This Thesis explains the proposed method and the approach followed to include the above-mentioned features.
Contributions to the realization of DNN-based visual inference on embedded systems
(2023-01-10) Velasco Montero, Delia; Fernández Berni, Jorge; Rodríguez Vázquez, Ángel Benito; Universidad de Sevilla. Departamento de Electrónica y Electromagnetismo
This thesis comprises a set of contributions to the state of the art of embedded computer vision systems. CNNs constitute an accurate and flexible approach for artificial vision. They significantly outperform traditional algorithms based on prescribed features. This has prompted the development of a myriad of specific hardware and software components tailored for these neural networks. However, CNNs are memory-hungry and computationally heavy, which notably hinders their integration in embedded devices for field deployments. Therefore, a primary goal of this thesis was to explore system architectures and configurations optimized in terms of power consumption, frame rate, compactness, and cost. In addition, flexibility and programmability have also been two design principles that we have kept in mind throughout the research conducted in this doctoral dissertation. This is why we employed widespread software libraries to endow low-cost low-power embedded commercial platforms with visual inference capabilities. The active development of these libraries will continuously improve the resulting performance from the underlying hardware. The implementation of visual inference on edge devices has been addressed from different perspectives, and a vast set of experimental results have been collected to validate the methodologies introduced. This has been done on diverse embedded hardware platforms (RPi 3B/4B, Odroid XU4, Jetson TX2, etc.), software frameworks (Caffe, TF, OpenCV, TVM, etc.), and CNN models (GoogLeNet, MobileNet, ResNet, etc.). We have also introduced FoMs adapted to the nature of the targeted evaluation in order to support application-level decisions on the basis of meaningful system parameters. A variety of tools and lab equipment have been employed for the comprehensive characterizations performed. From all this work, a major conclusion that can be drawn is that low-cost DNN embedding under real-time operation conditions with moderate-to-high accuracy is currently possible, but the implementation must be thoroughly planned in advanced, system components must be carefully selected, and long battery lifetime should not be expected yet. The procedures proposed in this thesis assist in these tasks and constitute guidelines for future enhanced realizations of embedded vision. Another relevant conclusion is that all abstraction levels, i.e., application, algorithm, software, and hardware, must be jointly considered, and the corresponding performance metrics vertically conveyed during the design, in order to accomplish competitive systems useful for real scenarios.
High-voltage compliant neurostimulator with on-chip power management in standard CMOS technology
(2022-11-11) Palomeque Mangut, David; Rodríguez Vázquez, Ángel Benito; Delgado Restituto, Manuel ; Universidad de Sevilla. Departamento de Electrónica y Electromagnetismo
Esta tesis se centra en el diseño y desarrollo de circuitos integrados (CIs) en tecnologías de fabricación CMOS estándar 1.8V/3.3V para su implementación en un estimulador neuronal con tolerancia a altos voltajes. Así, la mayoría de este trabajo versa sobre técnicas a nivel de circuito y de bloque para el diseño e implementación de circuitos con tolerancia a altos voltajes en tecnologías de fabricación CMOS estándar, en el contexto de sistemas implantables. Además, esta tesis encara de manera preliminar el envío de energía al implante de manera inalámbrica, incluyendo: (1) a partir de energía solar recogida por una celda fotovoltaica fabricada en una tecnología CMOS estándar y (2) a través del diseño y la optimización de enlaces inductivos. Se diseñaron y fabricaron dos CIs. Uno incluye el neuroestimulador, con una unidad de gestión de potencia. El otro implementa una celda fotovoltaica CMOS con una configuración de fotodiodos novedosa. Se recogen resultados experimentales de ambos CIs. Resumiendo: (1) el neuroestimulador entrega hasta 2.08 mA de corriente y tolera hasta 12.5 V; (2) el convertidor DC-DC de la unidad de gestión de potencia entrega un voltaje de salida de entre 4.2 V y 13.2 V, a partir de una alimentación de 3 V; (3) la eficiencia general llega hasta el 50%; y (4) la celda fotovoltaica genera hasta 18 μW/mm2. En relación al diseño y la optimización de un sistema de telemetría de potencia y datos sobre un enlace inductivo, se propone una topología para la transmisión de potencia y datos con un solo par de bobinas en los rangos de mW y Mbps, respectivamente.
Alternative Methods for Non-Linearity Estimation in High-Resolution Analog-to-Digital Converters
(2022-02-22) Jalón, Maria Ángeles; Peralías Macías, Eduardo; Universidad de Sevilla. Departamento de Electrónica y Electromagnetismo
The evaluation of the linearity performance of a high resolution Analog-to- Digital Converter (ADC) by the Standard Histogram method is an outstanding challenge due to the requirement of high purity of the input signal and the high number of output data that must be acquired to obtain an acceptable accuracy on the estimation. These requirements become major application drawbacks when the measures have to be performed multiple times within long test flows and for many parts, and under an industrial environment that seeks to reduce costs and lead times as is the case in the New Space sector. This thesis introduces two alternative methods that succeed in relaxing the two previous requirements for the estimation of the Integral Nonlinearity (INL) parameter in ADCs. The methods have been evaluated by estimating the Integral Non-Linearity pattern by simulation using realistic high-resolution ADC models and experimentally by applying them to real high performance ADCs. First, the challenge of applying the Standard Histogram method for the evaluation of static parameters in high resolution ADCs and how the drawbacks are accentuated in the New Space industry is analysed, being a highly expensive method for an industrial environment where cost and lead time reduction is demanded. Several alternative methods to the Standard Histogram for estimating Integral Nonlinearity in high resolution ADCs are reviewed and studied. As the number of existing works in the literature is very large and addressing all of them is a challenge in itself, only those most relevant to the development of this thesis have been included. Methods based on spectral processing to reduce the number of data acquired for the linearity test and methods based on a double histogram to be able to use generators that do not meet the the purity requirement against the ADC to be tested are further analysed. Two novel contributions are presented in this work for the estimation of the Integral Nonlinearity in ADCs, as possible alternatives to the Standard Histogram method. The first method, referred to as SSA (Simple Spectral Approach), seeks to reduce the number of output data that need to be acquired and focuses on INL estimation using an algorithm based on processing the spectrum of the output signal when a sinusoidal input stimulus is used. This type of approach requires a much smaller number of samples than the Standard Histogram method, although the estimation accuracy will depend on how smooth or abrupt the ADC nonlinearity pattern is. In general, this algorithm cannot be used to perform a calibration of the ADC nonlinearity error, but it can be applied to find out between which limits it lies and what its approximate shape is. The second method, named SDH (Simplified Double Histogram)aims to estimate the Non-Linearity of the ADC using a poor linearity generator. The approach uses two histograms constructed from the two set of output data in response to two identical input signals except for a dc offset between them. Using a simple adder model, an extended approach named ESDH (Extended Simplified Double Histogram) addresses and corrects for possible time drifts during the two data acquisitions, so that it can be successfully applied in a non-stationary test environment. According to the experimental results obtained, the proposed algorithm achieves high estimation accuracy. Both contributions have been successfully tested in high-resolution ADCs with both simulated and real laboratory experiments, the latter using a commercial ADC with 14-bit resolution and 65Msps sampling rate (AD6644 from Analog Devices).
Proposal of Architecture and Circuits for Dynamic Range Enhancement of Vision Systems on Chip designed in Deep Submicron Technologies
(2012-09-11) Vargas Sierra, Sonia; Liñán Cembrano, Gustavo; Roca Moreno, Elisenda; Universidad de Sevilla. Departamento de Electrónica y Electromagnetismo
El trabajo presentado en esta tesis trata de proponer nuevas técnicas para la expansión del rango dinámico en sensores electrónicos de imagen. En este caso, hemos dirigido nuestros estudios hacia la posibilidad de proveer dicha funcionalidad en un solo chip. Esto es, sin necesitar ningún soporte externo de hardware o software, formando un tipo de sistema denominado Sistema de Visión en un Chip (VSoC). El rango dinámico de los sensores electrónicos de imagen se define como el cociente entre la máxima y la mínima iluminación medible. Para mejorar este factor surgen dos opciones. La primera, reducir la mínima luz medible mediante la disminución del ruido en el sensor de imagen. La segunda, incrementar la máxima luz medible mediante la extensión del límite de saturación del sensor. Cronológicamente, nuestra primera opción para mejorar el rango dinámico se basó en reducir el ruido. Varias opciones se pueden tomar para mejorar la figura de mérito de ruido del sistema: reducir el ruido usando una tecnología CIS o usar circuitos dedicados, tales como calibración o auto cero. Sin embargo, el uso de técnicas de circuitos implica limitaciones, las cuales sólo pueden ser resueltas mediante el uso de tecnologías no estándar que están especialmente diseñadas para este propósito. La tecnología CIS utilizada está dirigida a la mejora de la calidad y las posibilidades del proceso de fotosensado, tales como sensibilidad, ruido, permitir imagen a color, etcétera. Para estudiar las características de la tecnología en más detalle, se diseñó un chip de test, lo cual permite extraer las mejores opciones para futuros píxeles. No obstante, a pesar de un satisfactorio comportamiento general, las medidas referentes al rango dinámico indicaron que la mejora de este mediante sólo tecnología CIS es muy limitada. Es decir, la mejora de la corriente oscura del sensor no es suficiente para nuestro propósito. Para una mayor mejora del rango dinámico se deben incluir circuitos dentro del píxel. No obstante, las tecnologías CIS usualmente no permiten nada más que transistores NMOS al lado del fotosensor, lo cual implica una seria restricción en el circuito a usar. Como resultado, el diseño de un sensor de imagen con mejora del rango dinámico en tecnologías CIS fue desestimado en favor del uso de una tecnología estándar, la cual da más flexibilidad al diseño del píxel. En tecnologías estándar, es posible introducir una alta funcionalidad usando circuitos dentro del píxel, lo cual permite técnicas avanzadas para extender el límite de saturación de los sensores de imagen. Para este objetivo surgen dos opciones: adquisición lineal o compresiva. Si se realiza una adquisición lineal, se generarán una gran cantidad de datos por cada píxel. Como ejemplo, si el rango dinámico de la escena es de 120dB al menos se necesitarían 20-bits/píxel, log2(10120/20)=19.93, para la representación binaria de este rango dinámico. Esto necesitaría de amplios recursos para procesar esta gran cantidad de datos, y un gran ancho de banda para moverlos al circuito de procesamiento. Para evitar estos problemas, los sensores de imagen de alto rango dinámico usualmente optan por utilizar una adquisición compresiva de la luz. Por lo tanto, esto implica dos tareas a realizar: la captura y la compresión de la imagen. La captura de la imagen se realiza a nivel de píxel, en el dispositivo fotosensor, mientras que la compresión de la imagen puede ser realizada a nivel de píxel, de sistema, o mediante postprocesado externo. Usando el postprocesado, existe un campo de investigación que estudia la compresión de escenas de alto rango dinámico mientras se mantienen los detalles, produciendo un resultado apropiado para la percepción humana en monitores convencionales de bajo rango dinámico. Esto se denomina Mapeo de Tonos (Tone Mapping) y usualmente emplea solo 8-bits/píxel para las representaciones de imágenes, ya que éste es el estándar para las imágenes de bajo rango dinámico. Los píxeles de adquisición compresiva, por su parte, realizan una compresión que no es dependiente de la escena de alto rango dinámico a capturar, lo cual implica una baja compresión o pérdida de detalles y contraste. Para evitar estas desventajas, en este trabajo, se presenta un píxel de adquisición compresiva que aplica una técnica de mapeo de tonos que permite la captura de imágenes ya comprimidas de una forma optimizada para mantener los detalles y el contraste, produciendo una cantidad muy reducida de datos. Las técnicas de mapeo de tonos ejecutan normalmente postprocesamiento mediante software en un ordenador sobre imágenes capturadas sin compresión, las cuales contienen una gran cantidad de datos. Estas técnicas han pertenecido tradicionalmente al campo de los gráficos por ordenador debido a la gran cantidad de esfuerzo computacional que requieren. Sin embargo, hemos desarrollado un nuevo algoritmo de mapeo de tonos especialmente adaptado para aprovechar los circuitos dentro del píxel y que requiere un reducido esfuerzo de computación fuera de la matriz de píxeles, lo cual permite el desarrollo de un sistema de visión en un solo chip. El nuevo algoritmo de mapeo de tonos, el cual es un concepto matemático que puede ser simulado mediante software, se ha implementado también en un chip. Sin embargo, para esta implementación hardware en un chip son necesarias algunas adaptaciones y técnicas avanzadas de diseño, que constituyen en sí mismas otra de las contribuciones de este trabajo. Más aún, debido a la nueva funcionalidad, se han desarrollado modificaciones de los típicos métodos a usar para la caracterización y captura de imágenes.
Modeling and simulation of non-linear bioelectronic systems applied to cell culture assays
(2021-12-12) Serrano Viseas, Juan Alfonso; Huertas Sánchez, Gloria; Yúfera García, Alberto; Universidad de Sevilla. Departamento de Electrónica y Electromagnetismo; Universidad de Sevilla. Departamento de Tecnología Electrónica
Monitoring the properties of biological samples (BS) is expensive in terms of time consumption and cost in resources and human effort. There are monitoring methods using different techniques, depending on the type of biological sample (cells, tissues, blood, etc.). In this thesis, we improve the accuracy of the ECIS (electrical cell-substrate impedance spectroscopy) technique of bioimpedance (BI) measurement of a monolayer cell-culture (CC), which measures the electrical response of a CC when an alternating current is applied to it at several frequencies. Specifically, this dissertation is focused on the modeling of the cell-electrode (CE) block, and the real-time monitoring and acquisition of the cell concentration in a CC assay experiment. In addition, using as a database the CE model obtained in the modeling stage, a toolbox has been built to perform efficient electrical real-time simulations with Ngspice, launching these simulations from Matlab. Herein, the BI measurement is applied indirectly. Instead of injecting a signal, the CE block is connected to an electronic oscillator, which fulfills the Barkhausen Stability Criterion (BSC) to ensure that self-maintained and self-sustained oscillations are generated. The technique is known as Oscillation Based Test (OBT) [1]. Instead of measuring the changes between the output and input signal, the oscillation frequency and amplitude are acquired and, using the BSC, the parameters of the CE model used can be obtained on the fly. As can be seen, this technique is much more powerful than injecting a signal, since instead of obtaining the BI for a given frequency, the whole CE electrical model of the CE block is obtained. The CE model used is based on previous work, but some improvements are introduced to increase its accuracy. The data base for this work are real measurements made by the research group in CC assays with three different cell lines using an OBT circuit. From these data, the parameters of the CE model block are successfully obtained. The modeling technique is tested on some variations of the CE model, reaching better results by increasing its complexity, making the model closer to reality or introducing Fractional Oden (FO) elements. Data from real experiments, and the best variants of the electrical model are used to build a simulator of a CC assay experiment. The simulator calculates model parameters and cell concentration in real-time (without taking into account future measurements) using the minimization of a cost function (CF). The minimization of an appropriate CF ensures that the oscillation requirements are satisfied and that the obtained CE model parameter values are consistent with the theoretical values. The acquired results are very satisfactory since the simulation of a real-time experiment demonstrates that the technique of minimizing a CF can be used to obtain the cell concentration in real-time. As a result, cell concentration data are attained whose trend and values present a relatively low error when compared to the cell concentration achieved by traditional optical cell counting methods. Electrical simulations of an electronic circuit are very useful during the design and testing process prior to the build of the circuit. The model parameters obtained during the simulation of a CC assay experiment, in addition to showing the feasibility of the technique, can be used in electrical simulations of the OBT circuit. For future improvements of the OBT measurement circuit, which are discussed at the end of this dissertation, electrical simulations must be performed with realistic data to ensure that the measurement circuit will work robustly. To perform such simulations, a toolbox has been built in Matlab, which performs electrical simulations using Ngspice (open-source Spice simulator) in an efficient way. This toolbox is applied to the oscillator circuit simulation successfully, being able to perform multiple simulations, varying the CE model automatically, in an efficient way. In addition, it can be applied to any electronic circuit to launch electrical simulations from Matlab.
Study of variability phenomena on CMOS technologies for its mitigation and exploitation
(2021-11-12) Sarazá Canflanca, Pablo; Fernández Fernández, Francisco Vidal; Castro López, Rafael; Universidad de Sevilla. Departamento de Electrónica y Electromagnetismo
Variability phenomena in CMOS technologies have become a growing concern in recent years. One of the main reasons for this is the continued scaling of the transistor dimensions. This scaling has considerably increased the impact that these phenomena can have on different transistor parameters. Variability phenomena can be divided in two categories: Time‐Zero Variability, which occurs during the manufacturing process, and Time‐Dependent Variability, which occurs along time due to the operation of the circuits. Some Time‐Dependent Variability phenomena are caused by the trapping and detrapping of charge carriers in defects present in the transistors. In older technologies, a very high number of defects was present in each device, so that the total impact of these defects would average out and the impact of Time‐Dependent Variability would be observed as deterministic. As the size of these transistors shrinks, the number of these defects decreases. Therefore, in newer, deeply‐scaled technologies, each transistor contains a small number of defects, and Time‐Dependent Variability phenomena are observed as stochastic. This represents an important qualitative change, since different transistors (and therefore circuits) operating under the same exact conditions for the exact same time will degrade differently. This fact should be reflected in Time‐Dependent Variability models and simulation tools. In the first part of this Thesis, the characterization of different Time‐Dependent Variability phenomena is tackled, and a strategy to accurately model those phenomena using the data extracted during the characterization tests is developed. This strategy allows to model the phenomena accounting for their stochastic nature. In particular, the studied Time‐Dependent Variability phenomena that are studied are Random Telegraph Noise and Bias Temperature Instability, and the model constructed is the Probabilistic Defect Occupancy model, which aims at describing the trapping and detrapping of charge carriers by defects along time depending on the operation conditions. Apart from that, different techniques to analyze the characterization data are presented and discussed, highlighting the advantages of each one. In the second part of this Thesis, the focus is shift to the exploitation of Time‐Zero Variability. This is done through the concept of Physically Unclonable Functions, which make use of random, unpredictable variations in the manufacturing process. These variations can lead to “circuit fingerprints” that can be useful in different cryptographic applications. In this Thesis, the focus has been set on SRAM‐based Physically Unclonable Functions. In particular, the goal has been to develop a method that improves the reliability of such a Physically Unconable Function under different conditions, such as when circuit degradation is considered, or under voltage or temperature variations. This method has been experimentally tested using a chip containing an SRAM cell array designed for this purpose. To summarize, this Thesis has approached variability phenomena in two very different ways: to mitigate their potentially harmful impact on circuits, and to exploit them for cryptographic applications. In both cases, experimental tests have been performed to support the corresponding theoretical developments.
Impacto de la variabilidad dependiente del tiempo en circuitos integrados en tecnologías nanométricas: modelado, simulación y caracterización experimental
(2021-09-17) Martín LLoret, Pablo; Fernández Fernández, Francisco Vidal; Universidad de Sevilla. Departamento de Electrónica y Electromagnetismo
On The Design of Compressed Sensing CMOS Imagers
(2021-07-23) Trevisi, Marco; Carmona Galán, Ricardo; Rodríguez Vázquez, Ángel Benito; Universidad de Sevilla. Departamento de Electrónica y Electromagnetismo
El muestreo compresivo (CS) es una teoría de muestreo y una alternativa al proceso de muestreo basado en el teorema de Nyquist-Shannon. Mientras que el muestreo convencional aplica la fórmula de interpolación de Whittaker-Shannon para recuperar una señal temporal continua a partir de un conjunto discreto de muestras temporales, CS la reemplaza con su reconstrucción mediante optimización convexa de su norma L1. Al hacerlo, CS transforma el límite convencional impuesto sobre los componentes de alta frecuencia de una señal continua que se somete a muestreo en un límite impuesto sobre su dispersión, es decir, sobre el número de elementos relevantes que contiene. Este paradigma de muestreo ha dado lugar a nuevos sensores que generan lo que, en la literatura, se conocen como muestras comprimidas. Estas muestras comprimidas, necesarias para que los algoritmos de reconstrucción basados en CS puedan funcionar, son combinaciones lineales de valores puntuales de la señal muestreada ponderados por coeficientes aleatorios. Estos coeficientes, unidos entre sí, forman una matriz de medición. Al igual que los convertidores estándar tienen que cumplir con una determinada frecuencia de muestreo para evitar el aliasing, una matriz de medición debe respetar la propiedad de isometría restringida (RIP) para generar muestras comprimidas viables. Los sensores de imagen CMOS que se diseñan a partir de esta nueva teoría (CS-CIS) necesitan incorporar una matriz de medición en su arquitectura. Algunos diseñadores la añaden utilizando elementos ópticos delante de los píxeles, mientras que otros insertan circuitos dedicados on-chip. Los que eligen este segundo enfoque incluyen en sus prototipos generadores de números pseudoaleatorios binarios (PRNG) cuyas salidas se utilizan para seleccionar aleatoriamente los píxeles del sensor. Una matriz de medición óptima en CS es la matriz gaussiana ortonormalizada, una matriz en la que cada elemento se extrae al azar de una distribución gaussiana normalizada y que luego se somete a un proceso de ortogonalización. PRGN utilizados en el diseño de CS-CIS generan matrices de medición binarias que no son ortonormales y que son aleatorias solo en apariencia. Este hecho tiene una consecuencia directa en la calidad de las muestras comprimidas que estos CS-CIS recogen: la RIP de estas matrices no ideales está limitada por una constante de dispersión baja y, por lo tanto, limitan mucho el número de elementos relevantes que una imagen muestreada puede tener. En este trabajo hemos explorado la RIP de matrices de medición binarias aleatorias para cuantificar esta limitación. También hemos analizado el comportamiento de diferentes tipos de PRNG utilizando herramientas matemáticas como la densidad espectral de potencia aplicada al reconocimiento de patrones para ver cuánto se acercan dichos PRNG al rendimiento de matrices binarias verdaderamente aleatorias. Hemos demostrado que el comportamiento dinámico de los autómatas celulares elementales de clase III (ECA) que implementan la regla 30 los convierte en la mejor opción para la generación de matrices de medición recursivas y, como tal, producen las mejores muestras comprimidas que una matriz de estas características puede proporcionar. Además de estudiar la calidad de las muestras comprimidas desde una perspectiva teórica, también la hemos analizado desde un punto de vista eléctrico. Cada muestra comprimida que genera un CS-CIS se crea sumando contribuciones de píxeles en el dominio analógico. En su forma original una imagen no es dispersa y, por esta razón, el rango dinámico necesario para describir adecuadamente una combinación lineal de sus valores puntuales es bastante alto, por consecuencia el número de bits necesarios para digitalizar una muestra comprimida supera con creces el necesario para digitalizar un solo píxel. Hemos definido este número y hemos estudiado los límites de la conversión A/D para ver si una digitalización adecuada de muestras comprimidas era factible utilizando un convertidor de señal analógica a digital (ADC). Como alternativa viable al uso de un ADC, hemos propuesto esquemas de modulación asíncrona de los píxeles por ancho o por frecuencia de pulso para transponer la falta de rango dinámico disponible para la representación de una muestra comprimida en el dominio analógico en un problema de consumo de tiempo durante el barrido de los píxeles, aumentando así la cantidad de bits a nuestra disposición para describir dicha muestra comprimida. Hemos juntado los resultados de estos dos estudios para diseñar nuestro prototipo de CS-CIS. Tiene una matriz de 64×64 píxeles, implementa un ECA que evoluciona siguiendo la regla 30 para la generación de una matriz de medición on-chip y una modulación asíncrona por ancho de pulso de sus píxeles para recoger muestras comprimidas de 20 bits. Hemos diseñado este prototipo utilizando una tecnología CMOS 0.18μm 1P6M. Presentamos los resultados de un conjunto de experimentos realizados para comprobar su rendimiento y confirmar que la modulación de ancho de pulso de pixeles de 8 bits es una solución eficaz: nuestro CS-CIS es capaz de entregar un flujo de muestras comprimidas de 20 bits a 30 fps con una razón de compresión mínima de 0.4 para tener en cuenta la diferencia de tamaño entre píxeles y muestras comprimidas. También hemos estudiado una nueva forma de manipular las salidas de un CS-CIS para lograr la detección de movimiento con un método no recursivo y sin recurrir al uso de algoritmos de reconstrucción. Hemos estudiado el rendimiento de este procedimiento mediante la raíz del error cuadrático medio (RMSE) en simulaciones de MATLAB. Si bien nuestro método no es tan preciso como otros, los resultados muestran que se puede usar en tiempo real porque no necesita la gran carga computacional que requieren los algoritmos de reconstrucción clásicos. Analizando cómo aumentar el rendimiento de las matrices de medición empleadas en el diseño de CS-CIS desde una perspectiva teórica, hemos propuesto una nueva arquitectura que utiliza PRNG y un sistema de lectura diferencial de los píxeles que combinados generan matrices de medición ternarias pseudoaleatorias. Utilizando la proporción máxima de señal a ruido (PSNR) como una métrica de calidad de imagen, a través de simulaciones MATLAB, hemos demostrado que estas matrices ternarias superan el rendimiento de las matrices binarias casi alcanzando resultados de reconstrucción similares a una matriz gaussiana ideal. Por último, hemos estudiado una forma de transformar el detector de esquinas de Harris en un diccionario dispersivo. Hemos elegido este algoritmo por la cuasi-linealidad de sus ecuaciones y por el hecho de que su salida se da en forma de matriz dispersa, cuyo tamaño es igual al de la imagen elaborada y cuyos coeficientes son relevantes solo en correspondencia de posibles esquinas. El diccionario obtenido de este modo no representa una transformación de base para toda la imagen; más bien se puede usar para filtrar un conjunto de muestras comprimidas y preservar solo la información sobre esquinas que dichas muestras contienen. La aplicación de este diccionario es interesante especialmente en el caso de muestras comprimidas generadas por CS-CIS, ya que su precisión se ve reducida por la baja constante de dispersión de las matrices de medición que los CS-CIS incorporan. Hemos estudiado la eficacia de este método confrontando la extracción de esquinas obtenidas a partir de un algoritmo de reconstrucción que incorpore nuestro diccionario con la detección de esquinas obtenidas usando el detector de Harris original sobre la imagen tras su reconstrucción. Como parámetros de comparación, hemos utilizado el número de falsos positivos, el número de falsos negativos y la distancia que las esquinas detectadas tienen desde su posición en la imagen original. En todos los casos, la extracción de esquinas obtenidas usando el diccionario de dispersión superó la detección de esquinas obtenidas usando el algoritmo original.
Low-Power Artifact-Aware ImplantableNeural RecordingMicrosystem for Brain- Machine Interfaces
(2021-06-02) Pérez Prieto, Norberto; Delgado Restituto, Manuel ; Rodríguez Vázquez, Ángel Benito; Universidad de Sevilla. Departamento de Electrónica y Electromagnetismo
Neuroscience research into how complex brain functions are implemented at cell level requires in vivo neural recording interfaces, including microelectrodes and read-out circuitry, with increased observability and spatial resolution. The trend in neural recording interfaces towards employing high-channel-count probes or 2D meshes with densely spaced recording sites for recording large neuronal populations makes it harder to save on resources. The low-noise, low-power requirement specifications of the Analog front-end (AFE) recording interface usually require large silicon occupation, making the problem even more challenging. One common approach to alleviating this area consumption burden relies on time-division multiplexing techniques in which read-out electronics are shared, either partially or totally, between channels while preserving the spatial and temporal resolution of the recordings. In this approach, shared elements have to operate over a shorter time slot per channel, and area occupation is thus traded off against larger operating frequencies and signal bandwidths. As a result, power consumption is only mildly affected, although other performance metrics such as in-band noise, crosstalk, or CMRR may be degraded, particularly if the whole read-out circuit is multiplexed at the electrode interface. Furthermore, these neural recording interfaces are usually employed in closed-loop neural devices which also include stimulation circuits. The large interferences, or artifacts, evoked by stimulation arise the need for the development of techniques and architectures to ensure that the sensing system is capable of recording the neural signal of interest in the presence of these artifacts. In this thesis, we firstly review the different implementation alternatives reported for time-multiplexed neural recording systems, including artifact-aware techniques, analyze their advantages and drawbacks, and suggest strategies for improving performance. Then, based on the presented review, this thesis presents a high dynamic range, low-power, low-noise mixed-signal front-end for the recording of local field potentials or electroencephalographic signals with invasive neural implants. It features time-multiplexing of 32 channels at the electrode interface for area saving and offers the ability to spatially delta encode signals to take advantage of the large correlations between nearby channels. The circuit also implements a mixed-signal voltage-triggered auto-ranging algorithmwhich allows attenuating large interferers in the digital domain while preserving neural information, thus effectively increasing the dynamic range of the system while avoiding the onset of saturation. A prototype, fabricated in a standard 180 nmCMOS process, has been experimentally verified in-vitro and shows an integrated input-referred noise in the 0.5–200Hz band of 1.4¹Vrms for a spot noise of about 85 nV/ p Hz. The system draws 1.5¹Wper channel from 1.2V supply and obtains 71 dB + 26 dB (with artifact compression) dynamic range, without penalizing other critical specifications such as crosstalk between channels or common-mode and power supply rejection ratios. This thesis is divided into seven chapters. In the first one, the aim of this work is introduced. Chapter 2 presents the design considerations of multichannel neural recording devices along with a state-of-art comparison. The third chapter offers an overview of techniques and architectures to overcome the large interference signals in neural recording and Chapter 4 provides a review of the time-division multiplexing technique. Finally, Chapter 5 describes the 32-channel low-power neural recording microsystem, and Chapter 6 provides its experimental results. The last chapter addresses the conclusions and future works.
Analog-to-Digital Converters for Efficient Portable Devices
(2021-03-19) Asghar, Sohail; Rosa Utrera, José Manuel de la; O’Connell, Ivan; Universidad de Sevilla. Departamento de Electrónica y Electromagnetismo
La transformación digital en la que se encuentra inmersa nuestra sociedad no hubiese sido posible sin el desarrollo experimentado por la industria de la Microelectrónica. El escalado tecnológico dictado por la ley de Moore ha hecho posible que se puedan integrar en un único chip miles de millones de componentes electrónicos (principalmente transistores) con unas dimensiones que se acercan a la escala de unos cuantos átomos de silicio. Además de los beneficios en términos de coste de producción y prestaciones, el aumento de los niveles de integración ha propiciado que el procesamiento de las señales sea realizado cada vez más por circuitos digitales, ya que éstos obtienen una mejora del rendimiento con el escalado de los procesos de fabricación en comparación con los sistemas electrónicos analógicos. Una de las consecuencias de esta evolución es que la frontera entre el dominio analógico y el digital se ha ido desplazando con los años cada vez más al punto en el que se sensa o adquiere la información del entorno – como por ejemplo las señales electromagnéticas captadas por una antena en un teléfono móvil – o cualquier otra magnitud física detectada por un sensor de cualquier dispositivo. Todo ello tiene como consecuencia que los circuitos que realizan la transformación analógica a digital o ADC (de Analog-to-Digital Converter), sean unos elementos cada vez más esenciales en cualquier dispositivo electrónico. Sin embargo, el diseño de ADC eficientes en tecnologías CMOS nanométricas – más adecuadas para realizar circuitos digitales rápidos que circuitos analógicos precisos – supone afrontar una serie de retos científico-técnicos desde el nivel de abstracción más alto hasta su realización física en un chip de silicio. De entre las diversas arquitecturas de ADC, el estado del arte está dominado por diversas técnicas de conversión que son más eficientes en función del ancho de banda de la señal que se necesita digitalizar y la precisión (resolución) de dicha digitalización. De todas ellas, las denominadas Pipeline, SAR (de Successive Approximation Register) y Modulación Sigma- Delta (SDM), o una combinación híbrida de ellas, son las que ofrecen unas mejores métricas de rendimiento. Este proyecto de tesis se centra en el diseño de dos de estos tipos de ADC: SAR y SDM, considerando diseños en dos procesos tecnológicos diferentes, con aplicación en comunicaciones inalámbricas y en gestión de circuitos de energía para dispositivos portátiles. Tras una introducción al contexto de la investigación desarrollada y una descripción de los fundamentos de ADC, se presenta la primera contribución de esta tesis, consistente en el diseño de ADC basados en SDM reconfigurables para aplicaciones de sistemas de comunicación móvil. La primera parte de este estudio aborda los denominados convertidores de radiofrecuencia (RF) a digital, o RF-digital para aplicaciones de radio definida por software (SDR de Software-Defined Radio). Concretamente se presenta el procedimiento de síntesis y diseño a nivel de sistema de un modulador de tipo paso de banda (BP-SDM), implementado mediante técnicas de circuito de tiempo continuo, con una frecuencia central es programable de forma continua de 0 a 0.25fs, siendo fs la frecuencia de muestreo. La arquitectura del modulador es de lazo único con un filtro de tiempo continuo de cuarto orden y un cuantizador de 15 niveles. El lazo de realimentación está formado por un convertidor digital-analógico Sohail Asghar: PhD Dissertation Abstract (Spanish) (DAC) con función de transferencia senoidal implementada con un filtro FIR con un menor número de coeficientes que las mostradas en el estado del arte, lo que facilita su programabilidad, al mismo tiempo que aumenta la robustez y reduce el consumo de potencia con respecto a otras aproximaciones similares. Estas características se combinan con técnicas de submuestreo para lograr una digitalización más robusta y eficiente energéticamente de las señales centradas en 0.455 a 5 GHz, con una resolución efectiva escalable de 8 a 15 bits dentro del ancho de banda de la señal de 0.2 a 30 MHz. La segunda contribución en el ámbito de ADC de tipo SDM, es un diseño e implementación en una tecnología CMOS de 90nm de un modulador reconfigurable paso-baja/paso-banda (LP/BP) con frecuencia sintonizable, lo que lo hace especialmente apropiado para receptores altamente programables con aplicación en sistemas de comunicación basados en SDR. Los resultados experimentales validan el rendimiento del modulador en un rango de frecuencia de DC a 18 MHz, con una SNDR de 45 a 64 dB dentro de un ancho de banda de señal de 1 MHz, mientras que el consumo de potencia de 22.8-28.8mW. La segunda contribución de esta tesis es un ADC de tipo SAR para su uso en gestión de la potencia de convertidores DC/DC empleados en chips PMIC (de “Power Management Integrated Circuits”). El convertidor que se propone hace uso de dos técnicas desarrolladas en esta tesis doctoral y que dotan a este tipo de circuitos de ventajas en eficiencia energética con respecto al estado del arte. La primera técnica se basa en emplear un rango de entrada que se extiende por encima de la tensión de referencia en un factor de 1.33V, lo que permite digitalizar señales de 3.2V de amplitud con una referencia de 1.2V. Además, se propone una técnica de compensación del offset del comparador que no requiere calibración y permite obtener un offset residual de 0.5LSB. El chip ha sido diseñado y fabricado en una tecnología CMOS de 130nm, obteniendo SNDR=69.3dB, SFDR=79dB y una linealidad de DNL=1.2/-1.0LSB, INL=2.3/-2.2LSB, con un consumo de potencia de 0.9mW. Estas prestaciones lo sitúan entre los mejores ADC reportados para este tipo de aplicaciones. La calidad de la investigación desarrollada en esta tesis ha sido reconocida por la comunidad científica internacional como se demuestra por las publicaciones en diversos foros de IEEE y que se recogen al final de este documento. Entre otras, cabe destacar un artículo en la revista IEEE Transactions on Circuits and Systems –I: Regular Papers, con un índice de impacto de 3.934, situada en el primer cuartil de su categoría en el Journal Citation Reports (JCR) en la categoría de Electrical and Electronic Engineering.
Una metodología de segmentación selectiva basada en análisis morfológico y estadístico
(1997-02-20) Madrid Calvente, Joaquín; Civit Breu, Antón; Universidad de Sevilla. Departamento de Electrónica y Electromagnetismo
Implementación de filtros digitales ir en estructuras de tipo escalera y reticular
(1981) Robles Díaz, Ricardo; Civit Breu, Antón; Universidad de Sevilla. Departamento de Electrónica y Electromagnetismo

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