Uso de Xillybus con Zedboard

Abstract

El presente trabajo busca abordar el uso académico de la nueva placa ZedBoard y proporcionar una breve explicación sobre la misma. En un primer momento nos centraremos en la preparación de los elementos de desarrollo para poder realizar un proyecto en vhdl. Dichos elementos serán Vivado 2016.4 y los necesarios para conectarnos a la ZedBoard por puerto Serie (en este caso Ubuntu, la máquina virtual y minicom). Posteriormente desarrollaremos dos tutoriales con la finalidad de estudiar el empleo de device file, así como la comunicación entre el host y la PL a través de Xillybus. El primer tutorial está destinado a que el usuario se inicie en el uso del device file de lectura del Xillybus, (PL - host); en el segundo se usará el device file de escritura de Xillybus (host -PL), además de incidir en el tema tratado anteriormente. En ambos tutoriales se incluirá el código, se analizará y se demostrará su funcionamiento mediante test_bench y también en FPGA.

The objective of this work is to tackle the academic use of the new board ZedBoard and provide a brief explanation about it. Firstly, we will focus on the preparation of the developing elements for doing a project in vhdl. These elements will be Vivado 2016.4 and the others necessaries for connecting to ZedBoard by Serie port (in this case Ubuntu, virtual machine and minicom). Later we will develop two tutorials with the objective of studying the employment of device file, and the communication between host and PL through Xillybus. First tutorial has the purpose of starting users in the use of the reading device file of Xillybus, (PL – host); second tutorial will use writing device file of Xillybus (host – PL), and it will stress in the matter we have explained. Both tutorials will include the code and we analyze and demonstrate their running by test_bench and also in FPGA.