Diseño Hardware de una familia de cifradores lightweight ASCON

Abstract

En 2018 el NIST inició un proceso para solicitar, evaluar y normalizar esquemas que proporcionen cifrado autenticado con datos asociados (AEAD) y, opcionalmente funcionalidades hash, para entornos con recursos restringidos (lightweight). Este proceso finalizó en febrero de 2023 eligiendo a ASCON como el ganador. Este Trabajo de Fin de Grado se centra en la Criptografía lightweight, analizando, implementando en hardware y evaluando ASCON. ASCON ofrece un cifrado y descifrado eficiente junto con un mecanismo de autenticación, e incorpora también la funcionalidad de generar Hash. El objetivo principal consistió en trasladar el algoritmo matemático de ASCON a una descripción hardware en VHDL, diseñando un sistema funcional y eficiente. La creación de una máquina de estados en VHDL fue fundamental para asegurar el cifrado, descifrado y autenticación correcta. Se desarrolló una interfaz intuitiva que facilita la interacción con el sistema de cifrado y permite realizar pruebas exhaustivas en diversos escenarios. Finalmente, se evaluó el rendimiento del cifrador en términos de consumo de recursos y uso del espacio en la FPGA, identificando oportunidades de optimización.

In 2018, the NIST initiated a process to solicit, evaluate, and standardize schemes that provide Authenticated Encryption with Associated Data (AEAD) and, optionally, hash functionalities for environments with restricted resources (lightweight). This process concluded in February 2023, selecting ASCON as the winner. This Final Year Project focuses on lightweight cryptography, analyzing, implementing in hardware, and evaluating ASCON. ASCON offers efficient encryption and decryption along with an authentication mechanism, and also incorporates the functionality to generate a hash. The main objective was to translate the mathematical algorithm of ASCON into a hardware description in VHDL, designing a functional and efficient system. The creation of a state machine in VHDL was crucial to ensure correct encryption, decryption, and authentication. An intuitive interface was developed to facilitate interaction with the encryption system and allow for comprehensive testing in various scenarios. Finally, the performance of the encryptor was evaluated in terms of resource consumption and space usage on the FPGA, identifying opportunities for optimization.